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223404 /*454762*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
223416 /*454795*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
223431 /*454834*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
223444 /*454869*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
223449 /*454887*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
223464 /*454926*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
223477 /*454961*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
223482 /*454979*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224125 /*456386*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224130 /*456404*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224152 /*456459*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224157 /*456477*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224445 /*457114*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224450 /*457132*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224472 /*457187*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224477 /*457205*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224711 /*457734*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224716 /*457752*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224738 /*457807*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224743 /*457825*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224771 /*457892*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224776 /*457910*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224798 /*457965*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
224803 /*457983*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
229158 /*467665*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
229181 /*467725*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
229240 /*467848*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
229263 /*467908*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
229366 /*468134*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
229389 /*468194*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
229428 /*468282*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
229451 /*468342*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
245510 /*501458*/ OPC_EmitNode1, TARGET_VAL(TargetOpcode::IMPLICIT_DEF), 0,
gen/lib/Target/X86/X86GenGlobalISel.inc 4111 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
4143 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
4432 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
4529 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
4845 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
4942 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
5801 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
5833 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
5972 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
6048 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
6195 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
6271 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
7138 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
7166 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
10281 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
10346 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
11854 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
11931 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
12115 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
12191 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
12375 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
12451 GIR_BuildMI, /*InsnID*/2, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
13970 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
13988 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14115 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14134 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14451 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14470 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14489 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14508 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14551 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14570 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14589 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14608 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14807 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14826 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14847 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
14866 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
16815 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
16833 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
16879 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
16897 GIR_BuildMI, /*InsnID*/1, /*Opcode*/TargetOpcode::IMPLICIT_DEF,
include/llvm/CodeGen/MachineInstr.h 1084 bool isImplicitDef() const { return getOpcode()==TargetOpcode::IMPLICIT_DEF; }
1145 case TargetOpcode::IMPLICIT_DEF:
include/llvm/CodeGen/TargetInstrInfo.h 100 return MI.getOpcode() == TargetOpcode::IMPLICIT_DEF ||
lib/CodeGen/AsmPrinter/AsmPrinter.cpp 1107 case TargetOpcode::IMPLICIT_DEF:
lib/CodeGen/BranchFolding.cpp 442 BuildMI(OldMBB, OldInst, DL, TII->get(TargetOpcode::IMPLICIT_DEF), Reg);
941 BuildMI(*Pred, InsertBefore, DL, TII->get(TargetOpcode::IMPLICIT_DEF),
lib/CodeGen/MachineSSAUpdater.cpp 152 MachineInstr *NewDef = InsertNewDef(TargetOpcode::IMPLICIT_DEF,
294 MachineInstr *NewDef = InsertNewDef(TargetOpcode::IMPLICIT_DEF,
lib/CodeGen/ModuloSchedule.cpp 1507 TII->get(TargetOpcode::IMPLICIT_DEF), R);
lib/CodeGen/PHIElimination.cpp 268 TII->get(TargetOpcode::IMPLICIT_DEF), DestReg);
406 TII->get(TargetOpcode::IMPLICIT_DEF),
lib/CodeGen/PatchableFunction.cpp 45 case TargetOpcode::IMPLICIT_DEF:
lib/CodeGen/ProcessImplicitDefs.cpp 87 UserMI->setDesc(TII->get(TargetOpcode::IMPLICIT_DEF));
lib/CodeGen/RegisterCoalescer.cpp 1552 CopyMI->setDesc(TII->get(TargetOpcode::IMPLICIT_DEF));
lib/CodeGen/RenameIndependentSubregs.cpp 331 const MCInstrDesc &MCDesc = TII->get(TargetOpcode::IMPLICIT_DEF);
lib/CodeGen/SelectionDAG/FastISel.cpp 447 TII.get(TargetOpcode::IMPLICIT_DEF), Reg);
lib/CodeGen/SelectionDAG/InstrEmitter.cpp 194 assert(Node->getMachineOpcode() != TargetOpcode::IMPLICIT_DEF &&
269 Op.getMachineOpcode() == TargetOpcode::IMPLICIT_DEF) {
277 TII->get(TargetOpcode::IMPLICIT_DEF), VReg);
806 if (Opc == TargetOpcode::IMPLICIT_DEF)
997 SrcVal.getMachineOpcode() == TargetOpcode::IMPLICIT_DEF) {
1001 TII->get(TargetOpcode::IMPLICIT_DEF), DestReg);
lib/CodeGen/SelectionDAG/ResourcePriorityQueue.cpp 261 case TargetOpcode::IMPLICIT_DEF:
300 case TargetOpcode::IMPLICIT_DEF:
540 if (N->getMachineOpcode() == TargetOpcode::IMPLICIT_DEF) {
lib/CodeGen/SelectionDAG/ScheduleDAGRRList.cpp 2257 Opc == TargetOpcode::IMPLICIT_DEF)
2279 if (POpc == TargetOpcode::IMPLICIT_DEF)
lib/CodeGen/SelectionDAG/ScheduleDAGSDNodes.cpp 82 N->getMachineOpcode() == TargetOpcode::IMPLICIT_DEF))
554 if (POpc == TargetOpcode::IMPLICIT_DEF) {
lib/CodeGen/SelectionDAG/SelectionDAGISel.cpp 2260 CurDAG->SelectNodeTo(N, TargetOpcode::IMPLICIT_DEF, N->getValueType(0));
lib/CodeGen/SwiftErrorValueTracking.cpp 137 TII->get(TargetOpcode::IMPLICIT_DEF), VReg);
lib/CodeGen/TwoAddressInstructionPass.cpp 1863 MI.setDesc(TII->get(TargetOpcode::IMPLICIT_DEF));
lib/Target/AArch64/AArch64ISelDAGToDAG.cpp 876 CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, MVT::i64), 0);
1359 SDValue(DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF, DL, WideTy), 0);
2450 CurDAG->SelectNodeTo(N, TargetOpcode::IMPLICIT_DEF, N->getValueType(0));
lib/Target/AArch64/AArch64InstructionSelector.cpp 2280 I.setDesc(TII.get(TargetOpcode::IMPLICIT_DEF));
2685 auto Undef = MIRBuilder.buildInstr(TargetOpcode::IMPLICIT_DEF, {DstRC}, {});
2728 auto Tmp = MIB.buildInstr(TargetOpcode::IMPLICIT_DEF, {DstTy}, {});
2993 *BuildMI(MBB, I, I.getDebugLoc(), TII.get(TargetOpcode::IMPLICIT_DEF),
lib/Target/AMDGPU/AMDGPUISelDAGToDAG.cpp 699 MachineSDNode *ImpDef = CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,
lib/Target/AMDGPU/AMDGPUInstructionSelector.cpp 553 I.setDesc(TII.get(TargetOpcode::IMPLICIT_DEF));
lib/Target/AMDGPU/AMDGPURegisterBankInfo.cpp 703 B.buildInstr(TargetOpcode::IMPLICIT_DEF)
lib/Target/AMDGPU/GCNRegBankReassign.cpp 412 if (Def->getOpcode() == TargetOpcode::IMPLICIT_DEF)
lib/Target/AMDGPU/SIISelLowering.cpp 3292 BuildMI(MBB, I, DL, TII->get(TargetOpcode::IMPLICIT_DEF), TmpExec);
3439 BuildMI(MBB, I, DL, TII->get(TargetOpcode::IMPLICIT_DEF), InitReg);
10369 MachineSDNode *ImpDef = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF,
10715 BuildMI(MBB, I, DL, TII->get(TargetOpcode::IMPLICIT_DEF), AMDGPU::VCC_HI);
lib/Target/AMDGPU/SIInstrInfo.cpp 6028 case TargetOpcode::IMPLICIT_DEF:
lib/Target/ARM/A15SDOptimizer.cpp 501 TII->get(TargetOpcode::IMPLICIT_DEF), Out);
lib/Target/ARM/ARMISelDAGToDAG.cpp 2013 SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, ResTy), 0);
2127 ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF,dl,VT), 0)
2178 ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, VT), 0)
2301 ? SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, VT), 0)
2366 CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, Loc, InactiveTy), 0));
2484 CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, Loc, DataTy), 0);
2600 SDValue(CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, ResTy), 0);
lib/Target/AVR/AVRInstrInfo.cpp 486 case TargetOpcode::IMPLICIT_DEF:
lib/Target/Hexagon/HexagonISelDAGToDAG.h 127 SDNode *U = CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, dl, ResTy);
lib/Target/Hexagon/HexagonISelLowering.h 359 return Op.getMachineOpcode() == TargetOpcode::IMPLICIT_DEF;
lib/Target/Hexagon/HexagonInstrInfo.cpp 2335 case TargetOpcode::IMPLICIT_DEF:
lib/Target/Hexagon/HexagonMachineScheduler.cpp 112 case TargetOpcode::IMPLICIT_DEF:
165 case TargetOpcode::IMPLICIT_DEF:
lib/Target/MSP430/MSP430InstrInfo.cpp 306 case TargetOpcode::IMPLICIT_DEF:
lib/Target/PowerPC/PPCISelDAGToDAG.cpp 6246 IDef.getMachineOpcode() != TargetOpcode::IMPLICIT_DEF)
lib/Target/PowerPC/PPCISelLowering.cpp11599 BuildMI(*BB, MI, dl, TII->get(TargetOpcode::IMPLICIT_DEF), ImDefReg);
lib/Target/PowerPC/PPCRegisterInfo.cpp 833 BuildMI(MBB, II, dl, TII.get(TargetOpcode::IMPLICIT_DEF), DestReg);
lib/Target/RISCV/RISCVInstrInfo.cpp 456 case TargetOpcode::IMPLICIT_DEF:
lib/Target/Sparc/SparcISelLowering.cpp 2715 SDValue DstReg64 = SDValue(DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF,
2749 SDNode *InFP128 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF,
2872 SDValue DstReg128 = SDValue(DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF,
lib/Target/SystemZ/SystemZISelDAGToDAG.cpp 936 SDNode *N = CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, DL, VT);
lib/Target/SystemZ/SystemZISelLowering.cpp 3126 SDNode *U64 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF, DL,
3140 SDNode *U64 = DAG.getMachineNode(TargetOpcode::IMPLICIT_DEF, DL, MVT::f64);
7178 BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::IMPLICIT_DEF), Tmp1);
7204 BuildMI(*MBB, MI, DL, TII->get(TargetOpcode::IMPLICIT_DEF), In128);
lib/Target/WebAssembly/WebAssemblyRegStackify.cpp 103 assert(MI->getOpcode() == TargetOpcode::IMPLICIT_DEF);
881 if (Insert->getOpcode() == TargetOpcode::IMPLICIT_DEF)
lib/Target/X86/X86DomainReassignment.cpp 611 Converters[{MaskDomain, TargetOpcode::IMPLICIT_DEF}] =
612 new InstrIgnore(TargetOpcode::IMPLICIT_DEF);
lib/Target/X86/X86FastISel.cpp 2216 TII.get(TargetOpcode::IMPLICIT_DEF), ImplicitDefReg);
2452 TII.get(TargetOpcode::IMPLICIT_DEF), ImplicitDefReg);
2484 TII.get(TargetOpcode::IMPLICIT_DEF), ImplicitDefReg);
2842 TII.get(TargetOpcode::IMPLICIT_DEF), ImplicitDefReg);
lib/Target/X86/X86FloatingPoint.cpp 1476 case TargetOpcode::IMPLICIT_DEF: {
lib/Target/X86/X86ISelDAGToDAG.cpp 3360 CurDAG->getMachineNode(TargetOpcode::IMPLICIT_DEF, DL, MVT::i32), 0);