|
reference, declaration → definition
definition → references, declarations, derived classes, virtual overrides
reference to multiple definitions → definitions
unreferenced
|
References
include/llvm/CodeGen/MachineInstrBuilder.h 92 MI->addOperand(*MF, MachineOperand::CreateReg(RegNo,
lib/CodeGen/GlobalISel/CSEInfo.cpp 316 addNodeIDMachineOperand(MachineOperand::CreateReg(Reg, false));
lib/CodeGen/GlobalISel/CallLowering.cpp 56 Info.Callee = MachineOperand::CreateReg(GetCalleeReg(), false);
lib/CodeGen/LiveDebugVariables.cpp 651 MachineOperand MO = MachineOperand::CreateReg(0U, false);
1043 MachineOperand MO = MachineOperand::CreateReg(LI->reg, false);
1297 MachineOperand::CreateReg(/* Reg */ 0, /* isDef */ false, /* isImp */ false,
lib/CodeGen/LiveVariables.cpp 247 LastPartialDef->addOperand(MachineOperand::CreateReg(Reg, true/*IsDef*/,
259 LastPartialDef->addOperand(MachineOperand::CreateReg(SubReg,
270 LastDef->addOperand(MachineOperand::CreateReg(Reg, true/*IsDef*/,
383 PhysRegDef[Reg]->addOperand(MachineOperand::CreateReg(SubReg,
400 LastPartDef->addOperand(MachineOperand::CreateReg(Reg, false/*IsDef*/,
lib/CodeGen/MIRParser/MIParser.cpp 1108 MachineOperand::CreateReg(*ImpDefs, true, true));
1112 MachineOperand::CreateReg(*ImpUses, false, true));
1469 Dest = MachineOperand::CreateReg(
lib/CodeGen/MachineInstr.cpp 106 addOperand(MF, MachineOperand::CreateReg(*ImpDefs, true, true));
110 addOperand(MF, MachineOperand::CreateReg(*ImpUses, false, true));
1841 addOperand(MachineOperand::CreateReg(IncomingReg,
1908 addOperand(MachineOperand::CreateReg(Reg,
1945 addOperand(MachineOperand::CreateReg(Reg,
lib/CodeGen/MachineOutliner.cpp 1254 CallInst->addOperand(MachineOperand::CreateReg(
lib/CodeGen/ModuloSchedule.cpp 1643 MI.addOperand(MachineOperand::CreateReg(Reg, /*isDef=*/false));
lib/CodeGen/RegisterCoalescer.cpp 1434 NewMI.addOperand(MachineOperand::CreateReg(
lib/CodeGen/SelectionDAG/FastISel.cpp 784 Ops.push_back(MachineOperand::CreateReg(Reg, /*isDef=*/false));
832 Ops.push_back(MachineOperand::CreateReg(
944 Ops.push_back(MachineOperand::CreateReg(CLI.ResultReg, /*isDef=*/true));
993 Ops.push_back(MachineOperand::CreateReg(Reg, /*isDef=*/false));
999 Ops.push_back(MachineOperand::CreateReg(Reg, /*isDef=*/false));
1012 Ops.push_back(MachineOperand::CreateReg(
1018 Ops.push_back(MachineOperand::CreateReg(Reg, /*isDef=*/true,
1046 Ops.push_back(MachineOperand::CreateReg(getRegForValue(I->getArgOperand(0)),
1048 Ops.push_back(MachineOperand::CreateReg(getRegForValue(I->getArgOperand(1)),
1065 Ops.push_back(MachineOperand::CreateReg(getRegForValue(I->getArgOperand(0)),
1067 Ops.push_back(MachineOperand::CreateReg(getRegForValue(I->getArgOperand(1)),
1069 Ops.push_back(MachineOperand::CreateReg(getRegForValue(I->getArgOperand(2)),
1368 Op = MachineOperand::CreateReg(Reg, false);
1384 Op = MachineOperand::CreateReg(FuncInfo.InitializeRegForValue(Address),
lib/CodeGen/SelectionDAG/SelectionDAGBuilder.cpp 5517 Op = MachineOperand::CreateReg(Reg, false);
5561 Op = MachineOperand::CreateReg(VMI->second, false);
lib/Target/AMDGPU/AMDGPUInstructionSelector.cpp 229 return MachineOperand::CreateReg(DstReg, MO.isDef(), MO.isImplicit(),
324 I.addOperand(*MF, MachineOperand::CreateReg(AMDGPU::EXEC, false, true));
411 I.addOperand(*MF, MachineOperand::CreateReg(AMDGPU::EXEC, false, true));
1606 I.addOperand(*MF, MachineOperand::CreateReg(AMDGPU::EXEC, false, true));
lib/Target/AMDGPU/AMDGPUMachineCFGStructurizer.cpp 1881 MachineOperand RegOp = MachineOperand::CreateReg(Reg, false, false, true);
2341 MachineOperand::CreateReg(Reg, false, false, true);
2399 MachineOperand RegOp = MachineOperand::CreateReg(Reg, false, false, true);
lib/Target/AMDGPU/R600InstrInfo.cpp 717 Cond.push_back(MachineOperand::CreateReg(R600::PRED_SEL_ONE, false));
737 Cond.push_back(MachineOperand::CreateReg(R600::PRED_SEL_ONE, false));
lib/Target/AMDGPU/SIFixVGPRCopies.cpp 60 MachineOperand::CreateReg(AMDGPU::EXEC, false, true));
lib/Target/AMDGPU/SIFixupVectorISel.cpp 189 NewGlob->addOperand(MF, MachineOperand::CreateReg(IndexReg, false));
192 NewGlob->addOperand(MF, MachineOperand::CreateReg(BaseReg, false));
lib/Target/AMDGPU/SIInstrInfo.cpp 3902 return MachineOperand::CreateReg(SubReg, false);
4312 Copy->addOperand(MachineOperand::CreateReg(AMDGPU::EXEC, false, true));
lib/Target/AMDGPU/SILoadStoreOptimizer.cpp 1367 return MachineOperand::CreateReg(Reg, false);
lib/Target/AMDGPU/SIWholeQuadMode.cpp 869 MI->addOperand(MachineOperand::CreateReg(AMDGPU::EXEC, false, true));
lib/Target/ARC/ARCOptAddrMode.cpp 459 Ldst.addOperand(MachineOperand::CreateReg(NewBase, true));
462 Ldst.addOperand(MachineOperand::CreateReg(BaseReg, false));
lib/Target/ARM/ARMBaseInstrInfo.cpp 2476 RegList.push_back(MachineOperand::CreateReg(CurReg, false, false,
2498 RegList.push_back(MachineOperand::CreateReg(CurReg, true, false, false,
lib/Target/ARM/ARMBaseInstrInfo.h 466 MachineOperand::CreateReg(PredReg, false)}};
472 return MachineOperand::CreateReg(CCReg, false);
479 return MachineOperand::CreateReg(ARM::CPSR,
lib/Target/ARM/ARMISelLowering.cpp10745 MI.addOperand(MachineOperand::CreateReg(0, /*isDef=*/true));
10765 MI.addOperand(MachineOperand::CreateReg(0, /*isDef=*/false));
lib/Target/ARM/Thumb2ITBlockPass.cpp 218 MI->addOperand(MachineOperand::CreateReg(ARM::ITSTATE, false/*ifDef*/,
247 NMI->addOperand(MachineOperand::CreateReg(ARM::ITSTATE, false/*ifDef*/,
lib/Target/ARM/Thumb2InstrInfo.cpp 514 MI.addOperand(MachineOperand::CreateReg(0, false));
545 MI.addOperand(MachineOperand::CreateReg(0, false));
lib/Target/Hexagon/HexagonConstExtenders.cpp 252 return MachineOperand::CreateReg(Reg, /*Def*/false, /*Imp*/false,
lib/Target/Hexagon/HexagonEarlyIfConv.cpp 852 PN->addOperand(MachineOperand::CreateReg(MuxR, false, false, false, false,
lib/Target/Hexagon/HexagonFrameLowering.cpp 538 RetI->addOperand(MachineOperand::CreateReg(R.getReg(), false, true));
820 RetI.addOperand(MachineOperand::CreateReg(R.getReg(), false, true));
2413 MI->addOperand(MachineOperand::CreateReg(R.getReg(), IsDef, true, IsKill));
lib/Target/Hexagon/HexagonHardwareLoops.cpp 1909 NewPN->addOperand(MachineOperand::CreateReg(NewPR, true));
1920 MachineOperand MO = MachineOperand::CreateReg(PredR, false);
1935 PN->addOperand(MachineOperand::CreateReg(NewPR, false));
lib/Target/Hexagon/HexagonPeephole.cpp 219 MI.addOperand(MachineOperand::CreateReg(PeepholeSrc, false));
226 MI.addOperand(MachineOperand::CreateReg(
lib/Target/Hexagon/HexagonSplitDouble.cpp 621 auto CO = MachineOperand::CreateReg(R, Op.isDef(), Op.isImplicit(), isKill,
lib/Target/Mips/MipsSEISelDAGToDAG.cpp 171 MI.addOperand(MachineOperand::CreateReg(Mips::SP, false, true));
178 MI.addOperand(MachineOperand::CreateReg(Mips::SP, false, true));
lib/Target/PowerPC/PPCISelLowering.cpp10865 MI.addOperand(MachineOperand::CreateReg(PPC::X2, false, true));
lib/Target/PowerPC/PPCInstrInfo.cpp 566 Cond.push_back(MachineOperand::CreateReg(isPPC64 ? PPC::CTR8 : PPC::CTR,
577 Cond.push_back(MachineOperand::CreateReg(isPPC64 ? PPC::CTR8 : PPC::CTR,
634 Cond.push_back(MachineOperand::CreateReg(isPPC64 ? PPC::CTR8 : PPC::CTR,
648 Cond.push_back(MachineOperand::CreateReg(isPPC64 ? PPC::CTR8 : PPC::CTR,
1984 MachineOperand::CreateReg(*ImpDefs, true, true));
1990 MachineOperand::CreateReg(*ImpUses, false, true));
4191 Cond.push_back(MachineOperand::CreateReg(
lib/Target/PowerPC/PPCTOCRegDeps.cpp 121 MI.addOperand(MachineOperand::CreateReg(TOCReg,
lib/Target/SystemZ/SystemZISelLowering.cpp 7336 DestBase = MachineOperand::CreateReg(NextDestReg, false);
7337 SrcBase = MachineOperand::CreateReg(NextSrcReg, false);
7356 DestBase = MachineOperand::CreateReg(Reg, false);
7365 SrcBase = MachineOperand::CreateReg(Reg, false);
7487 MI.addOperand(MachineOperand::CreateReg(Reg, true, true));
7496 MI.addOperand(MachineOperand::CreateReg(Reg, true, true));
7501 MI.addOperand(MachineOperand::CreateReg(Reg, true, true));
lib/Target/WebAssembly/WebAssemblyRegStackify.cpp 85 MI->addOperand(MachineOperand::CreateReg(WebAssembly::VALUE_STACK,
91 MI->addOperand(MachineOperand::CreateReg(WebAssembly::VALUE_STACK,
125 MI->addOperand(MachineOperand::CreateReg(TempReg, false));
lib/Target/X86/X86FloatingPoint.cpp 1105 MachineOperand::CreateReg(X86::ST0, /*isDef*/ true, /*isImp*/ true));
1151 MachineOperand::CreateReg(X86::ST0, /*isDef*/ false, /*isImp*/ true));
lib/Target/X86/X86InstrBuilder.h 69 MO.push_back(MachineOperand::CreateReg(Base.Reg, false, false, false,
77 MO.push_back(MachineOperand::CreateReg(IndexReg, false, false, false, false,
85 MO.push_back(MachineOperand::CreateReg(0, false, false, false, false, false,
lib/Target/X86/X86InstrInfo.cpp 952 MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
988 MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
1011 MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
1046 MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
1054 MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
1095 MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
1136 MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
5343 MOs.push_back(MachineOperand::CreateReg(PICBase, false));
5345 MOs.push_back(MachineOperand::CreateReg(0, false));
5347 MOs.push_back(MachineOperand::CreateReg(0, false));
unittests/CodeGen/MachineInstrTest.cpp 187 MI1->addOperand(*MF, MachineOperand::CreateReg(VirtualDef1, /*isDef*/ true));
188 MI1->addOperand(*MF, MachineOperand::CreateReg(VirtualUse, /*isDef*/ false));
191 MI2->addOperand(*MF, MachineOperand::CreateReg(VirtualDef2, /*isDef*/ true));
192 MI2->addOperand(*MF, MachineOperand::CreateReg(VirtualUse, /*isDef*/ false));
207 MI3->addOperand(*MF, MachineOperand::CreateReg(VirtualDef1, /*isDef*/ true));
208 MI3->addOperand(*MF, MachineOperand::CreateReg(SentinelReg, /*isDef*/ true));
211 MI4->addOperand(*MF, MachineOperand::CreateReg(VirtualDef2, /*isDef*/ true));
212 MI4->addOperand(*MF, MachineOperand::CreateReg(SentinelReg, /*isDef*/ false));
261 MachineOperand::CreateReg(VirtualDef1, /*isDef*/ true));
263 MachineOperand::CreateReg(VirtualReg, /*isDef*/ false));
267 MachineOperand::CreateReg(VirtualDef2, /*isDef*/ true));
269 MachineOperand::CreateReg(VirtualReg, /*isDef*/ false));
273 MachineOperand::CreateReg(VirtualDef1, /*isDef*/ true));
275 MachineOperand::CreateReg(SentinelReg, /*isDef*/ false));
279 MachineOperand::CreateReg(VirtualDef1, /*isDef*/ true));
281 MachineOperand::CreateReg(SentinelReg, /*isDef*/ true));
285 MachineOperand::CreateReg(VirtualDef2, /*isDef*/ true));
287 MachineOperand::CreateReg(PhysicalReg, /*isDef*/ false));
291 MachineOperand::CreateReg(VirtualDef2, /*isDef*/ true));
293 MachineOperand::CreateReg(PhysicalReg, /*isDef*/ true));
331 MI->addOperand(*MF, MachineOperand::CreateReg(0, /*isDef*/ true));
unittests/CodeGen/MachineOperandTest.cpp 66 MachineOperand MO = MachineOperand::CreateReg(