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6759 /* 12461*/ OPC_CheckChild2CondCode, ISD::SETEQ,
6864 /* 12672*/ OPC_CheckChild2CondCode, ISD::SETEQ,
6997 /* 12979*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7038 /* 13057*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7093 /* 13170*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7164 /* 13334*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7385 /* 13814*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7677 /* 14427*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7891 /* 14775*/ OPC_CheckChild2CondCode, ISD::SETEQ,
gen/lib/Target/WebAssembly/WebAssemblyGenDAGISel.inc 7431 /* 13806*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7450 /* 13838*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7469 /* 13870*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7488 /* 13902*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7511 /* 13942*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7530 /* 13974*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7549 /* 14006*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7568 /* 14038*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7583 /* 14066*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7591 /* 14079*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7656 /* 14198*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7664 /* 14211*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7765 /* 14395*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7841 /* 14534*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7882 /* 14609*/ OPC_CheckChild2CondCode, ISD::SETEQ,
7956 /* 14747*/ OPC_CheckChild2CondCode, ISD::SETEQ,
8031 /* 14888*/ OPC_CheckChild2CondCode, ISD::SETEQ,
8147 /* 15103*/ OPC_CheckChild2CondCode, ISD::SETEQ,
8230 /* 15256*/ OPC_CheckChild2CondCode, ISD::SETEQ,
12552 /* 24194*/ OPC_CheckChild2CondCode, ISD::SETEQ,
12680 /* 24420*/ OPC_CheckChild2CondCode, ISD::SETEQ,
12706 /* 24467*/ OPC_CheckChild2CondCode, ISD::SETEQ,
12761 /* 24570*/ OPC_CheckChild2CondCode, ISD::SETEQ,
gen/lib/Target/XCore/XCoreGenDAGISel.inc 1351 /* 2233*/ OPC_CheckChild2CondCode, ISD::SETEQ,
1519 /* 2546*/ OPC_CheckChild2CondCode, ISD::SETEQ,
1750 /* 3028*/ OPC_CheckChild2CondCode, ISD::SETEQ,
1795 /* 3116*/ OPC_CheckChild2CondCode, ISD::SETEQ,
lib/CodeGen/Analysis.cpp 225 case ISD::SETOEQ: case ISD::SETUEQ: return ISD::SETEQ;
240 case ICmpInst::ICMP_EQ: return ISD::SETEQ;
lib/CodeGen/SelectionDAG/DAGCombiner.cpp 2016 if (CC != ISD::SETEQ || !isNullConstant(SetCC.getOperand(1)) ||
3646 return DAG.getSelect(DL, VT, DAG.getSetCC(DL, CCVT, N0, N1, ISD::SETEQ),
3739 SDValue IsOne = DAG.getSetCC(DL, CCVT, N1, One, ISD::SETEQ);
3740 SDValue IsAllOnes = DAG.getSetCC(DL, CCVT, N1, AllOnes, ISD::SETEQ);
3789 return DAG.getSelect(DL, VT, DAG.getSetCC(DL, CCVT, N0, N1, ISD::SETEQ),
3886 return DAG.getSelect(DL, VT, DAG.getSetCC(DL, CCVT, N0, N1, ISD::SETEQ),
4444 bool AndEqZero = IsAnd && CC1 == ISD::SETEQ && IsZero;
4463 bool AndEqNeg1 = IsAnd && CC1 == ISD::SETEQ && IsNeg1;
4501 if ((IsAnd && CC1 == ISD::SETEQ) || (!IsAnd && CC1 == ISD::SETNE)) {
4511 if ((IsAnd && CC1 == ISD::SETNE) || (!IsAnd && CC1 == ISD::SETEQ)) {
5030 SDValue Setcc = DAG.getSetCC(DL, CCVT, NewAnd, Zero, ISD::SETEQ);
13414 Equal ? ISD::SETEQ : ISD::SETNE);
20068 if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
20146 if (N1C && N1C->isNullValue() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
20455 SDValue IsZero = DAG.getSetCC(DL, CCVT, Op, FPZero, ISD::SETEQ);
lib/CodeGen/SelectionDAG/LegalizeDAG.cpp 1708 case ISD::SETEQ:
2790 DAG.getSetCC(dl, Node->getValueType(1), LHS, RHS, ISD::SETEQ);
3373 IsAdd ? DAG.getSetCC(dl, SetCCType, Sum2, Zero, ISD::SETEQ)
3374 : DAG.getSetCC(dl, SetCCType, Sum, Zero, ISD::SETEQ);
lib/CodeGen/SelectionDAG/LegalizeFloatTypes.cpp 1205 ISD::SETEQ);
lib/CodeGen/SelectionDAG/LegalizeIntegerTypes.cpp 1251 case ISD::SETEQ:
1746 N->getOperand(2), ISD::SETEQ);
2021 ISD::SETEQ);
2114 SDValue IsHiEq = DAG.getSetCC(DL, CCT, LHSH, RHSH, ISD::SETEQ);
3036 SDValue HHEQ0 = DAG.getSetCC(dl, BoolNVT, ResultHH, NVTZero, ISD::SETEQ);
3042 SDValue HHEQ = DAG.getSetCC(dl, BoolNVT, ResultHH, NVTNeg1, ISD::SETEQ);
3049 SDValue HHEQ0 = DAG.getSetCC(dl, BoolNVT, ResultHH, NVTZero, ISD::SETEQ);
3055 SDValue HHEQ = DAG.getSetCC(dl, BoolNVT, ResultHH, NVTNeg1, ISD::SETEQ);
3114 ISD::SETEQ : ISD::SETNE);
3652 if (CCCode == ISD::SETEQ || CCCode == ISD::SETNE) {
3781 NewLHS = TLI.SimplifySetCC(getSetCCResultType(HiVT), LHSHi, RHSHi, ISD::SETEQ,
3785 DAG.getSetCC(dl, getSetCCResultType(HiVT), LHSHi, RHSHi, ISD::SETEQ);
lib/CodeGen/SelectionDAG/SelectionDAG.cpp 374 case ISD::SETEQ:
422 case ISD::SETUEQ: Result = ISD::SETEQ ; break; // SETUGE & SETULE
2000 (Cond == ISD::SETEQ || Cond == ISD::SETNE))
2021 case ISD::SETEQ: return getBoolConstant(C1 == C2, dl, VT, OpVT);
2042 case ISD::SETEQ: if (R==APFloat::cmpUnordered)
lib/CodeGen/SelectionDAG/SelectionDAGBuilder.cpp 2063 ISD::CondCode Opc = InvertCond ? ISD::SETNE : ISD::SETEQ;
2213 if (Cases[0].CC == ISD::SETEQ && Cases[0].TrueBB == Cases[1].ThisBB)
2300 CaseBlock CB(ISD::SETEQ, CondVal, ConstantInt::getTrue(*DAG.getContext()),
2335 CB.CC == ISD::SETEQ)
2338 CB.CC == ISD::SETEQ) {
2698 ISD::SETEQ);
6285 SDValue IsZeroShift = DAG.getSetCC(sdl, CCVT, ShAmt, Zero, ISD::SETEQ);
10082 ISD::SETEQ);
10246 CC = ISD::SETEQ;
lib/CodeGen/SelectionDAG/SelectionDAGDumper.cpp 415 case ISD::SETEQ: return "seteq";
lib/CodeGen/SelectionDAG/TargetLowering.cpp 287 case ISD::SETEQ:
2790 (Cond != ISD::SETEQ && Cond != ISD::SETNE))
2873 NewCond = ISD::CondCode::SETEQ;
2875 NewCond = ISD::CondCode::SETEQ;
2941 assert((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3014 assert((Cond == ISD::SETEQ || Cond == ISD::SETNE) && "Unexpected condcode");
3090 if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3092 if ((C1 == 0) == (Cond == ISD::SETEQ)) {
3099 Cond = ISD::SETEQ;
3124 ISD::CondCode CC = Cond == ISD::SETULT ? ISD::SETEQ : ISD::SETNE;
3130 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
3140 unsigned LogicOpcode = Cond == ISD::SETEQ ? ISD::AND : ISD::OR;
3147 if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3196 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
3196 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
3218 bool Inverse = (N1C->isNullValue() && Cond == ISD::SETEQ) ||
3304 case ISD::SETEQ:
3325 case ISD::SETEQ:
3349 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
3379 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
3386 bool TrueWhenTrue = (Cond == ISD::SETEQ) ^ (!N1C->isOne());
3424 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
3424 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
3438 Cond = (Cond == ISD::SETEQ) ? ISD::SETNE : ISD::SETEQ;
3438 Cond = (Cond == ISD::SETEQ) ? ISD::SETNE : ISD::SETEQ;
3457 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
3457 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
3463 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
3463 Cond == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ);
3472 (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
3554 ISD::SETEQ);
3572 ISD::SETEQ);
3576 if (Cond == ISD::SETEQ || Cond == ISD::SETNE) {
3614 if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3629 } else if (Cond == ISD::SETEQ && C1 == AndRHS->getAPIntValue()) {
3646 if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3776 if ((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
3861 N0.hasOneUse() && (Cond == ISD::SETEQ || Cond == ISD::SETNE)) {
3882 case ISD::SETEQ: // X == Y -> ~(X^Y)
4869 SDValue IsOne = DAG.getSetCC(dl, VT, N1, One, ISD::SETEQ);
4932 assert((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
5065 ((Cond == ISD::SETEQ) ? ISD::SETULE : ISD::SETUGT));
5105 assert((Cond == ISD::SETEQ || Cond == ISD::SETNE) &&
5285 ((Cond == ISD::SETEQ) ? ISD::SETULE : ISD::SETUGT));
5296 if (!isOperationLegalOrCustom(ISD::SETEQ, VT) ||
5312 SDValue DivisorIsIntMin = DAG.getSetCC(DL, SETCCVT, D, IntMin, ISD::SETEQ);
5828 SDValue IsZeroShift = DAG.getSetCC(DL, CCVT, ShAmt, Zero, ISD::SETEQ);
6240 SDValue SrcIsZero = DAG.getSetCC(dl, SetCCVT, Op, Zero, ISD::SETEQ);
6292 SDValue SrcIsZero = DAG.getSetCC(dl, SetCCVT, Op, Zero, ISD::SETEQ);
6865 if (C->isNullValue() && CC == ISD::SETEQ) {
lib/CodeGen/TargetLoweringBase.cpp 531 CCs[RTLIB::OEQ_F32] = ISD::SETEQ;
532 CCs[RTLIB::OEQ_F64] = ISD::SETEQ;
533 CCs[RTLIB::OEQ_F128] = ISD::SETEQ;
534 CCs[RTLIB::OEQ_PPCF128] = ISD::SETEQ;
559 CCs[RTLIB::O_F32] = ISD::SETEQ;
560 CCs[RTLIB::O_F64] = ISD::SETEQ;
561 CCs[RTLIB::O_F128] = ISD::SETEQ;
562 CCs[RTLIB::O_PPCF128] = ISD::SETEQ;
lib/Target/AArch64/AArch64ISelLowering.cpp 1434 case ISD::SETEQ:
1463 case ISD::SETEQ:
1599 (CC == ISD::SETEQ || CC == ISD::SETNE);
1718 if (isNullConstant(SubOp0) && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
2050 if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
4708 (CC == ISD::SETEQ || CC == ISD::SETNE)) {
4734 if (CC == ISD::SETEQ) {
5179 if ((CC == ISD::SETEQ || CC == ISD::SETOEQ || CC == ISD::SETUEQ) &&
5615 ISD::SETEQ, dl, DAG);
5670 ISD::SETEQ, dl, DAG);
5798 SDValue Eq = DAG.getSetCC(DL, CCVT, Operand, FPZero, ISD::SETEQ);
lib/Target/AMDGPU/AMDGPUISelDAGToDAG.cpp 2031 return (CC == ISD::SETEQ || CC == ISD::SETNE) && ST->hasScalarCompareEq64();
lib/Target/AMDGPU/AMDGPUISelLowering.cpp 1275 case ISD::SETEQ:
1748 SDValue C3 = DAG.getSelectCC(DL, Sub1_Hi, RHS_Hi, C2, C1, ISD::SETEQ);
1770 SDValue C6 = DAG.getSelectCC(DL, Sub2_Hi, RHS_Hi, C5, C4, ISD::SETEQ);
1804 SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, Zero, REM_Part, LHS_Hi, ISD::SETEQ);
1808 SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, Zero, DIV_Part, Zero, ISD::SETEQ);
1878 ISD::SETEQ);
1892 ISD::SETEQ);
1929 Quotient, Quotient_A_One, ISD::SETEQ);
1933 Quotient_S_One, Div, ISD::SETEQ);
1945 Remainder, Remainder_S_Den, ISD::SETEQ);
1949 Remainder_A_Den, Rem, ISD::SETEQ);
2232 SDValue ExpEqNegOne = DAG.getSetCC(SL, SetCCVT, NegOne, Exp, ISD::SETEQ);
2347 SDValue Hi0orLo0 = DAG.getSetCC(SL, SetCCVT, HiOrLo, Zero, ISD::SETEQ);
2370 SDValue Lo0OrHi0 = DAG.getSetCC(SL, SetCCVT, LoOrHi, Zero, ISD::SETEQ);
2454 SDValue TCmp = DAG.getSetCC(SL, SetCCVT, T, C, ISD::SETEQ);
2624 SDValue Lo40Set = DAG.getSelectCC(DL, MaskedSig, Zero, Zero, One, ISD::SETEQ);
2658 One, Zero, ISD::SETEQ);
2667 I, V, ISD::SETEQ);
3441 if (CCOpcode == ISD::SETEQ &&
lib/Target/AMDGPU/R600ISelLowering.cpp 888 DAG.getCondCode(ISD::SETEQ));
898 DAG.getCondCode(ISD::SETEQ));
2000 case ISD::SETEQ: {
lib/Target/AMDGPU/SIISelLowering.cpp 6078 return DAG.getSetCC(SL, MVT::i1, SrcHi, Aperture, ISD::SETEQ);
7833 SDValue CmpDen = DAG.getSetCC(SL, MVT::i1, DenHi, Scale0Hi, ISD::SETEQ);
7834 SDValue CmpNum = DAG.getSetCC(SL, MVT::i1, NumHi, Scale1Hi, ISD::SETEQ);
9327 V = DAG.getSelectCC(SL, Idx, IC, Elt, V, ISD::SETEQ);
9399 SDValue V = DAG.getSelectCC(SL, Idx, IC, Ins, Elt, ISD::SETEQ);
9798 (CC == ISD::SETEQ || CC == ISD::SETGE || CC == ISD::SETULE)))
9802 (CC == ISD::SETEQ || CC == ISD::SETLE || CC == ISD::SETUGE)) ||
9809 if ((CC == ISD::SETEQ || CC == ISD::SETNE) &&
9823 if ((CF == CRHSVal && CC == ISD::SETEQ) ||
9828 (CT == CRHSVal && CC == ISD::SETEQ))
lib/Target/AMDGPU/SIInsertSkips.cpp 196 case ISD::SETEQ:
lib/Target/ARC/ARCISelLowering.cpp 55 case ISD::SETEQ:
lib/Target/ARM/ARMISelLowering.cpp 449 { RTLIB::O_F32, "__unordsf2vfp", ISD::SETEQ },
459 { RTLIB::O_F64, "__unorddf2vfp", ISD::SETEQ },
517 { RTLIB::UNE_F64, "__aeabi_dcmpeq", CallingConv::ARM_AAPCS, ISD::SETEQ },
523 { RTLIB::O_F64, "__aeabi_dcmpun", CallingConv::ARM_AAPCS, ISD::SETEQ },
535 { RTLIB::UNE_F32, "__aeabi_fcmpeq", CallingConv::ARM_AAPCS, ISD::SETEQ },
541 { RTLIB::O_F32, "__aeabi_fcmpun", CallingConv::ARM_AAPCS, ISD::SETEQ },
1801 case ISD::SETEQ: return ARMCC::EQ;
1819 case ISD::SETEQ:
3667 DAG.getSetCC(dl, MVT::i1, CLSHi, Constant31, ISD::CondCode::SETEQ);
3669 DAG.getSetCC(dl, MVT::i1, Hi, Constant0, ISD::CondCode::SETEQ);
5139 CC = ISD::SETEQ;
5237 (CC == ISD::SETEQ || CC == ISD::SETNE)) {
5269 (CC == ISD::SETEQ || CC == ISD::SETOEQ ||
6188 (SetCCOpcode == ISD::SETEQ || SetCCOpcode == ISD::SETNE)) {
6196 DAG.getCondCode(ISD::SETEQ));
6221 case ISD::SETEQ: Opc = ARMCC::EQ; break;
6269 case ISD::SETEQ: Opc = ARMCC::EQ; break;
14099 CC = ISD::SETEQ;
14123 return (CC == ISD::SETEQ && Imm == 0) ||
14130 return (CC == ISD::SETEQ && Imm == 1) ||
lib/Target/AVR/AVRISelLowering.cpp 426 case ISD::SETEQ:
lib/Target/BPF/BPFISelLowering.cpp 691 SET_NEWCC(SETEQ, JEQ);
lib/Target/Hexagon/HexagonISelLowering.cpp 2763 ISD::SETEQ);
2769 DAG.getConstant(-1, dl, ty(Op)), ISD::SETEQ);
lib/Target/Lanai/LanaiISelLowering.cpp 810 case ISD::SETEQ:
1259 SDValue SetCC = DAG.getSetCC(dl, MVT::i32, ShAmt, Zero, ISD::SETEQ);
1316 SDValue ShiftIsZero = DAG.getSetCC(dl, MVT::i32, ShAmt, Zero, ISD::SETEQ);
lib/Target/MSP430/MSP430ISelLowering.cpp 195 { RTLIB::OEQ_F64, "__mspabi_cmpd", ISD::SETEQ },
201 { RTLIB::OEQ_F32, "__mspabi_cmpf", ISD::SETEQ },
1036 case ISD::SETEQ:
lib/Target/Mips/MipsISelLowering.cpp 607 case ISD::SETEQ:
lib/Target/Mips/MipsSEISelLowering.cpp 953 case ISD::SETEQ:
1718 Op->getOperand(2), ISD::SETEQ);
1724 lowerMSASplatImm(Op, 2, DAG, true), ISD::SETEQ);
lib/Target/NVPTX/NVPTXISelDAGToDAG.cpp 570 case ISD::SETEQ:
lib/Target/NVPTX/NVPTXISelLowering.cpp 1953 ISD::CondCode::SETEQ);
lib/Target/PowerPC/PPCISelDAGToDAG.cpp 2900 case ISD::SETEQ: {
3074 case ISD::SETEQ: {
3245 case ISD::SETEQ: {
3402 case ISD::SETEQ: {
3685 if (CC == ISD::SETEQ || CC == ISD::SETNE) {
3729 if (CC == ISD::SETEQ || CC == ISD::SETNE) {
3777 case ISD::SETEQ:
3804 case ISD::SETEQ:
3844 case ISD::SETEQ: return PPC::PRED_EQ;
3875 case ISD::SETEQ: return 2; // Bit #2 = SETOEQ
3916 case ISD::SETNE: CC = ISD::SETEQ; Negate = true; break;
3924 case ISD::SETEQ:
3960 case ISD::SETNE: CC = ISD::SETEQ; Negate = true; break;
3968 case ISD::SETEQ:
4023 case ISD::SETEQ: {
4058 case ISD::SETEQ:
4234 (FalseRes.getOpcode() != ISD::SELECT_CC || CC != ISD::SETEQ)))
4291 case ISD::SETEQ:
5298 Op0.getOperand(1) == Op1.getOperand(1) && CC == ISD::SETEQ &&
5342 if (CC != ISD::SETEQ)
lib/Target/PowerPC/PPCISelLowering.cpp 2985 if (CC == ISD::SETEQ || CC == ISD::SETNE) {
3020 if (LHSVT.isInteger() && (CC == ISD::SETEQ || CC == ISD::SETNE)) {
7273 case ISD::SETEQ:
7308 case ISD::SETEQ:
8364 return DAG.getSetCC(dl, MVT::v4i1, LoadedVect, FPZeros, ISD::SETEQ);
12585 if (CC == ISD::SETNE || CC == ISD::SETEQ) {
14010 assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
14014 bool isBDNZ = (CC == ISD::SETEQ && Val) ||
14031 isa<ConstantSDNode>(RHS) && (CC == ISD::SETEQ || CC == ISD::SETNE) &&
14039 if (CC == ISD::SETEQ) // Cond never true, remove branch.
14046 bool BranchOnWhenPredTrue = (CC == ISD::SETEQ) ^ (Val == 0);
15243 case ISD::SETEQ: {
lib/Target/RISCV/RISCVISelLowering.cpp 353 case ISD::SETEQ:
lib/Target/Sparc/SparcISelLowering.cpp 1367 case ISD::SETEQ: return SPCC::ICC_E;
1385 case ISD::SETEQ:
lib/Target/SystemZ/SystemZISelLowering.cpp 1943 CONV(EQ);
2454 if (Cond == ISD::SETEQ)
2608 case ISD::SETEQ:
lib/Target/X86/X86ISelDAGToDAG.cpp 4118 if (CC != ISD::SETEQ && CC != ISD::SETNE)
4258 bool IsTestN = CC == ISD::SETEQ;
lib/Target/X86/X86ISelLowering.cpp 4669 case ISD::SETEQ: return X86::COND_E;
4741 case ISD::SETEQ: return X86::COND_E;
9380 ISD::CondCode::SETEQ);
19992 X86CC = DAG.getTargetConstant(CC == ISD::SETEQ ? X86::COND_E : X86::COND_NE,
20437 X86CC = DAG.getTargetConstant(CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B,
20461 case ISD::SETEQ: SSECC = 0; break;
20728 case ISD::SETEQ: CmpMode = 0x04; break;
20751 Cond = ISD::SETEQ;
20759 if (Cond == ISD::SETEQ && Op0.getOpcode() == ISD::AND &&
20847 unsigned Opc = (Cond == ISD::SETEQ || Cond == ISD::SETNE) ? X86ISD::PCMPEQ
20852 (Cond != ISD::SETEQ && ISD::isTrueWhenEqual(Cond));
20948 if (CC != ISD::SETEQ && CC != ISD::SETNE)
20964 X86Cond = CC == ISD::SETEQ ? X86::COND_E : X86::COND_NE;
20967 X86Cond = CC == ISD::SETEQ ? X86::COND_B : X86::COND_AE;
21009 (CC == ISD::SETEQ || CC == ISD::SETNE)) {
21017 (CC == ISD::SETEQ || CC == ISD::SETNE)) {
21029 (CC == ISD::SETEQ || CC == ISD::SETNE)) {
21976 if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
23155 case ISD::SETEQ: { // (ZF = 0 and PF = 0)
24692 HiZ = DAG.getSetCC(DL, MaskVT, Hi, Zero, ISD::SETEQ);
24695 HiZ = DAG.getSetCC(DL, CurrVT, Hi, Zero, ISD::SETEQ);
24719 DAG.getBitcast(CurrVT, Zero), ISD::SETEQ);
24723 DAG.getBitcast(CurrVT, Zero), ISD::SETEQ);
25891 SDValue ZAmt = DAG.getSetCC(dl, VT, Amt, Zero, ISD::SETEQ);
25910 DAG.getSetCC(dl, VT, Amt, DAG.getConstant(0, dl, VT), ISD::SETEQ);
25912 DAG.getSetCC(dl, VT, Amt, DAG.getConstant(1, dl, VT), ISD::SETEQ);
35939 CondCode = ISD::CondCode::SETEQ;
36502 Res = DAG.getSetCC(dl, MVT::i1, Res, Mask, ISD::SETEQ);
36993 if (AndNode.getOpcode() == ISD::AND && CC == ISD::SETEQ &&
39213 DAG.getConstant(AllBits, dl, MaskVT), ISD::SETEQ);
42396 Vec = DAG.getSetCC(DL, CCVT, Vec, BitMask, ISD::SETEQ);
42652 assert((CC == ISD::SETNE || CC == ISD::SETEQ) && "Bad comparison predicate");
42771 SDValue Cmp1 = DAG.getSetCC(DL, CmpVT, A, B, ISD::SETEQ);
42772 SDValue Cmp2 = DAG.getSetCC(DL, CmpVT, C, D, ISD::SETEQ);
42783 Cmp = DAG.getSetCC(DL, CmpVT, VecX, VecY, ISD::SETEQ);
42797 X86::CondCode X86CC = CC == ISD::SETEQ ? X86::COND_E : X86::COND_NE;
42824 if (CC == ISD::SETNE || CC == ISD::SETEQ) {
42845 (CC == ISD::SETNE || CC == ISD::SETEQ || ISD::isSignedIntSetCC(CC))) {
42864 if (CC == ISD::SETEQ || CC == ISD::SETGE)
lib/Target/X86/X86InstrInfo.cpp 2316 case ISD::SETEQ: return 0;
lib/Target/X86/X86IntrinsicsInfo.h 1000 X86_INTRINSIC_DATA(sse_comieq_ss, COMI, X86ISD::COMI, ISD::SETEQ),
1017 X86_INTRINSIC_DATA(sse_ucomieq_ss, COMI, X86ISD::UCOMI, ISD::SETEQ),
1024 X86_INTRINSIC_DATA(sse2_comieq_sd, COMI, X86ISD::COMI, ISD::SETEQ),
1071 X86_INTRINSIC_DATA(sse2_ucomieq_sd, COMI, X86ISD::UCOMI, ISD::SETEQ),