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References
gen/lib/Target/RISCV/RISCVGenAsmMatcher.inc 980 Inst.addOperand(MCOperand::createReg(RISCV::X0));
1578 case RISCV::X0: OpKind = MCK_GPRX0; break;
gen/lib/Target/RISCV/RISCVGenAsmWriter.inc 1610 MI->getOperand(0).getReg() == RISCV::X0 &&
1611 MI->getOperand(1).getReg() == RISCV::X0 &&
1648 MI->getOperand(1).getReg() == RISCV::X0 &&
1657 MI->getOperand(0).getReg() == RISCV::X0 &&
1668 MI->getOperand(1).getReg() == RISCV::X0 &&
1679 MI->getOperand(1).getReg() == RISCV::X0 &&
1686 MI->getOperand(0).getReg() == RISCV::X0 &&
1699 MI->getOperand(1).getReg() == RISCV::X0 &&
1708 MI->getOperand(0).getReg() == RISCV::X0 &&
1718 MI->getOperand(0).getReg() == RISCV::X0) {
1730 MI->getOperand(2).getReg() == RISCV::X0 &&
1741 MI->getOperand(2).getReg() == RISCV::X0 &&
1752 MI->getOperand(2).getReg() == RISCV::X0 &&
1763 MI->getOperand(2).getReg() == RISCV::X0) {
1773 MI->getOperand(2).getReg() == RISCV::X0) {
1783 MI->getOperand(2).getReg() == RISCV::X0) {
1793 MI->getOperand(2).getReg() == RISCV::X0 &&
1804 MI->getOperand(2).getReg() == RISCV::X0 &&
1815 MI->getOperand(2).getReg() == RISCV::X0 &&
1824 MI->getOperand(2).getReg() == RISCV::X0) {
1830 MI->getOperand(0).getReg() == RISCV::X0 &&
1840 MI->getOperand(0).getReg() == RISCV::X0) {
1848 MI->getOperand(0).getReg() == RISCV::X0 &&
1859 MI->getOperand(0).getReg() == RISCV::X0 &&
1870 MI->getOperand(0).getReg() == RISCV::X0 &&
1881 MI->getOperand(0).getReg() == RISCV::X0 &&
1927 MI->getOperand(0).getReg() == RISCV::X0 &&
1936 MI->getOperand(0).getReg() == RISCV::X0 &&
1945 MI->getOperand(0).getReg() == RISCV::X0) {
2586 MI->getOperand(0).getReg() == RISCV::X0 &&
2602 MI->getOperand(0).getReg() == RISCV::X0 &&
2611 MI->getOperand(0).getReg() == RISCV::X0 &&
2642 MI->getOperand(0).getReg() == RISCV::X0 &&
2662 MI->getOperand(0).getReg() == RISCV::X0 &&
2663 MI->getOperand(1).getReg() == RISCV::X0) {
2671 MI->getOperand(1).getReg() == RISCV::X0) {
2683 MI->getOperand(2).getReg() == RISCV::X0) {
2691 MI->getOperand(1).getReg() == RISCV::X0 &&
2716 MI->getOperand(1).getReg() == RISCV::X0 &&
2728 MI->getOperand(1).getReg() == RISCV::X0 &&
2740 MI->getOperand(1).getReg() == RISCV::X0 &&
gen/lib/Target/RISCV/RISCVGenCompressInstEmitter.inc 132 (MI.getOperand(1).getReg() == RISCV::X0) &&
144 (MI.getOperand(2).getReg() == RISCV::X0) &&
201 (MI.getOperand(0).getReg() == RISCV::X0) &&
202 (MI.getOperand(1).getReg() == RISCV::X0) &&
224 (MI.getOperand(1).getReg() == RISCV::X0) &&
282 (MI.getOperand(1).getReg() == RISCV::X0) &&
378 (MI.getOperand(1).getReg() == RISCV::X0) &&
393 (MI.getOperand(1).getReg() == RISCV::X0) &&
562 (MI.getOperand(0).getReg() == RISCV::X0) &&
574 (MI.getOperand(0).getReg() == RISCV::X0) &&
1152 OutInst.addOperand(MCOperand::createReg(RISCV::X0));
1168 OutInst.addOperand(MCOperand::createReg(RISCV::X0));
1337 OutInst.addOperand(MCOperand::createReg(RISCV::X0));
1381 OutInst.addOperand(MCOperand::createReg(RISCV::X0));
1435 OutInst.addOperand(MCOperand::createReg(RISCV::X0));
1449 OutInst.addOperand(MCOperand::createReg(RISCV::X0));
1513 OutInst.addOperand(MCOperand::createReg(RISCV::X0));
1528 OutInst.addOperand(MCOperand::createReg(RISCV::X0));
1553 OutInst.addOperand(MCOperand::createReg(RISCV::X0));
1555 OutInst.addOperand(MCOperand::createReg(RISCV::X0));
gen/lib/Target/RISCV/RISCVGenDAGISel.inc 6705 /* 12361*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
6711 /* 12373*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
6784 /* 12518*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
6793 /* 12540*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
6889 /* 12729*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
6897 /* 12749*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
7007 /* 12999*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
7051 /* 13087*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
7107 /* 13202*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
8033 /* 15003*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
8040 /* 15016*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
8054 /* 15040*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
8330 /* 15520*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
8337 /* 15534*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
8346 /* 15552*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11524 /* 21321*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11534 /* 21344*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11547 /* 21372*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11557 /* 21395*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11570 /* 21423*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11580 /* 21446*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11593 /* 21474*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11603 /* 21497*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11616 /* 21525*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11626 /* 21548*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11642 /* 21582*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11652 /* 21605*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11665 /* 21633*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11675 /* 21656*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11688 /* 21684*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11698 /* 21707*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11711 /* 21735*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11721 /* 21758*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11734 /* 21786*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11744 /* 21809*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11763 /* 21849*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11774 /* 21874*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11785 /* 21899*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11796 /* 21924*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11807 /* 21949*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11821 /* 21980*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11832 /* 22005*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11843 /* 22030*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11854 /* 22055*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11865 /* 22080*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11937 /* 22203*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11938 /* 22206*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11946 /* 22220*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11947 /* 22223*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11954 /* 22235*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11955 /* 22238*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11967 /* 22259*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11968 /* 22262*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11976 /* 22276*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11977 /* 22279*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
11984 /* 22291*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11985 /* 22294*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11997 /* 22315*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
11998 /* 22318*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
12006 /* 22332*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
12007 /* 22335*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
12014 /* 22347*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
12015 /* 22350*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
12106 /* 22524*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
12115 /* 22543*/ OPC_EmitRegister, MVT::i32, RISCV::X0,
12125 /* 22564*/ OPC_EmitRegister, MVT::i64, RISCV::X0,
gen/lib/Target/RISCV/RISCVGenGlobalISel.inc 5242 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
5268 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
5294 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
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5346 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
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5476 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
5502 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
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5554 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
5580 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
5606 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
5632 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
5658 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
5684 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
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5976 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
6002 GIR_AddRegister, /*InsnID*/1, RISCV::X0, /*AddRegisterRegFlags*/0,
9514 GIR_AddRegister, /*InsnID*/0, RISCV::X0, /*AddRegisterRegFlags*/0,
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9546 GIR_AddRegister, /*InsnID*/0, RISCV::X0, /*AddRegisterRegFlags*/0,
10107 GIR_AddRegister, /*InsnID*/0, RISCV::X0, /*AddRegisterRegFlags*/0,
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10306 GIR_AddRegister, /*InsnID*/0, RISCV::X0, /*AddRegisterRegFlags*/0,
10429 GIR_AddRegister, /*InsnID*/0, RISCV::X0, /*AddRegisterRegFlags*/0,
10450 GIR_AddRegister, /*InsnID*/0, RISCV::X0, /*AddRegisterRegFlags*/0,
10716 GIR_AddRegister, /*InsnID*/0, RISCV::X0, /*AddRegisterRegFlags*/0,
10808 GIR_AddRegister, /*InsnID*/0, RISCV::X0, /*AddRegisterRegFlags*/0,
10880 GIR_AddRegister, /*InsnID*/0, RISCV::X0, /*AddRegisterRegFlags*/0,
gen/lib/Target/RISCV/RISCVGenMCPseudoLowering.inc 19 TmpInst.addOperand(MCOperand::createReg(RISCV::X0));
31 TmpInst.addOperand(MCOperand::createReg(RISCV::X0));
60 TmpInst.addOperand(MCOperand::createReg(RISCV::X0));
73 TmpInst.addOperand(MCOperand::createReg(RISCV::X0));
gen/lib/Target/RISCV/RISCVGenRegisterInfo.inc 402 { RISCV::X0 },
481 RISCV::X10, RISCV::X11, RISCV::X12, RISCV::X13, RISCV::X14, RISCV::X15, RISCV::X16, RISCV::X17, RISCV::X5, RISCV::X6, RISCV::X7, RISCV::X28, RISCV::X29, RISCV::X30, RISCV::X31, RISCV::X8, RISCV::X9, RISCV::X18, RISCV::X19, RISCV::X20, RISCV::X21, RISCV::X22, RISCV::X23, RISCV::X24, RISCV::X25, RISCV::X26, RISCV::X27, RISCV::X0, RISCV::X1, RISCV::X2, RISCV::X3, RISCV::X4,
551 RISCV::X0,
622 { 0U, RISCV::X0 },
690 { 0U, RISCV::X0 },
758 { RISCV::X0, 0U },
858 { RISCV::X0, 0U },
lib/Target/RISCV/AsmParser/RISCVAsmParser.cpp 1599 Register SrcReg = RISCV::X0;
1760 .addReg(RISCV::X0)
lib/Target/RISCV/Disassembler/RISCVDisassembler.cpp 72 Register Reg = RISCV::X0 + RegNo;
lib/Target/RISCV/MCTargetDesc/RISCVAsmBackend.cpp 118 Res.addOperand(MCOperand::createReg(RISCV::X0));
125 Res.addOperand(MCOperand::createReg(RISCV::X0));
131 Res.addOperand(MCOperand::createReg(RISCV::X0));
lib/Target/RISCV/MCTargetDesc/RISCVMCCodeEmitter.cpp 130 TmpInst = MCInstBuilder(RISCV::JALR).addReg(RISCV::X0).addReg(Ra).addImm(0);
lib/Target/RISCV/RISCVAsmPrinter.cpp 100 OS << RISCVInstPrinter::getRegisterName(RISCV::X0);
lib/Target/RISCV/RISCVExpandPseudoInsts.cpp 269 .addReg(RISCV::X0)
323 .addReg(RISCV::X0)
354 .addReg(RISCV::X0)
513 .addReg(RISCV::X0)
578 .addReg(RISCV::X0)
609 .addReg(RISCV::X0)
lib/Target/RISCV/RISCVISelDAGToDAG.cpp 72 SDValue SrcReg = CurDAG->getRegister(RISCV::X0, XLenVT);
118 RISCV::X0, XLenVT);
lib/Target/RISCV/RISCVISelLowering.cpp 1130 .addReg(RISCV::X0);
1133 .addReg(RISCV::X0);
1136 .addReg(RISCV::X0);
2580 .Case("{zero}", RISCV::X0)
lib/Target/RISCV/RISCVInstrInfo.cpp 168 Register SrcReg = RISCV::X0;
486 return (MI.getOperand(1).isReg() && MI.getOperand(1).getReg() == RISCV::X0);
lib/Target/RISCV/RISCVRegisterInfo.cpp 29 static_assert(RISCV::X1 == RISCV::X0 + 1, "Register list not consecutive");
30 static_assert(RISCV::X31 == RISCV::X0 + 31, "Register list not consecutive");
79 markSuperRegs(Reserved, RISCV::X0); // zero
95 return PhysReg == RISCV::X0;