reference, declaration → definition definition → references, declarations, derived classes, virtual overrides reference to multiple definitions → definitions unreferenced |
834 bool GPRDest = ARM::GPRRegClass.contains(DestReg); 838 BuildMI(MBB, I, DL, get(ARM::MOVr), DestReg) 845 bool SPRDest = ARM::SPRRegClass.contains(DestReg); 855 else if (ARM::DPRRegClass.contains(DestReg, SrcReg) && Subtarget.hasFP64()) 857 else if (ARM::QPRRegClass.contains(DestReg, SrcReg)) 861 MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(Opc), DestReg); 866 addUnpredicatedMveVpredROp(MIB, DestReg); 878 if (ARM::QQPRRegClass.contains(DestReg, SrcReg)) { 882 } else if (ARM::QQQQPRRegClass.contains(DestReg, SrcReg)) { 887 } else if (ARM::DPairRegClass.contains(DestReg, SrcReg)) { 891 } else if (ARM::DTripleRegClass.contains(DestReg, SrcReg)) { 895 } else if (ARM::DQuadRegClass.contains(DestReg, SrcReg)) { 899 } else if (ARM::GPRPairRegClass.contains(DestReg, SrcReg)) { 903 } else if (ARM::DPairSpcRegClass.contains(DestReg, SrcReg)) { 908 } else if (ARM::DTripleSpcRegClass.contains(DestReg, SrcReg)) { 913 } else if (ARM::DQuadSpcRegClass.contains(DestReg, SrcReg)) { 918 } else if (ARM::DPRRegClass.contains(DestReg, SrcReg) && 924 copyFromCPSR(MBB, I, DestReg, KillSrc, Subtarget); 926 } else if (DestReg == ARM::CPSR) { 929 } else if (DestReg == ARM::VPR) { 931 BuildMI(MBB, I, I->getDebugLoc(), get(ARM::VMSR_P0), DestReg) 936 assert(ARM::GPRRegClass.contains(DestReg)); 937 BuildMI(MBB, I, I->getDebugLoc(), get(ARM::VMRS_P0), DestReg) 941 } else if (DestReg == ARM::FPSCR_NZCV) { 943 BuildMI(MBB, I, I->getDebugLoc(), get(ARM::VMSR_FPSCR_NZCVQC), DestReg) 948 assert(ARM::GPRRegClass.contains(DestReg)); 949 BuildMI(MBB, I, I->getDebugLoc(), get(ARM::VMRS_FPSCR_NZCVQC), DestReg) 961 if (TRI->regsOverlap(SrcReg, TRI->getSubReg(DestReg, BeginIdx))) { 969 Register Dst = TRI->getSubReg(DestReg, BeginIdx + i * Spacing); 991 Mov->addRegisterDefined(DestReg, TRI);