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unreferenced

References

gen/lib/Target/Hexagon/HexagonGenDAGISel.inc

71720 /*139568*/  /*SwitchOpcode*/ 30|128,4/*542*/, TARGET_VAL(ISD::ZERO_EXTEND_VECTOR_INREG),// ->140114

gen/lib/Target/X86/X86GenDAGISel.inc

125232 /*257668*/          /*SwitchOpcode*/ 45, TARGET_VAL(ISD::ZERO_EXTEND_VECTOR_INREG),// ->257716
127567 /*262236*/          /*SwitchOpcode*/ 46, TARGET_VAL(ISD::ZERO_EXTEND_VECTOR_INREG),// ->262285
160109 /*325238*/          /*SwitchOpcode*/ 69, TARGET_VAL(ISD::ZERO_EXTEND_VECTOR_INREG),// ->325310
161773 /*328464*/          /*SwitchOpcode*/ 69, TARGET_VAL(ISD::ZERO_EXTEND_VECTOR_INREG),// ->328536
177689 /*360163*/          /*SwitchOpcode*/ 60, TARGET_VAL(ISD::ZERO_EXTEND_VECTOR_INREG),// ->360226
178588 /*361837*/          /*SwitchOpcode*/ 57, TARGET_VAL(ISD::ZERO_EXTEND_VECTOR_INREG),// ->361897
190214 /*384157*/  /*SwitchOpcode*/ 58|128,16/*2106*/, TARGET_VAL(ISD::ZERO_EXTEND_VECTOR_INREG),// ->386267

gen/lib/Target/X86/X86GenFastISel.inc

 5928   case ISD::ZERO_EXTEND_VECTOR_INREG: return fastEmit_ISD_ZERO_EXTEND_VECTOR_INREG_r(VT, RetVT, Op0, Op0IsKill);

lib/CodeGen/SelectionDAG/DAGCombiner.cpp

 1558   case ISD::ZERO_EXTEND_VECTOR_INREG: return visitZERO_EXTEND_VECTOR_INREG(N);
 8895          Opcode == ISD::ZERO_EXTEND_VECTOR_INREG)
 8947       Opcode == ISD::ZERO_EXTEND || Opcode == ISD::ZERO_EXTEND_VECTOR_INREG;
10412        N0.getOpcode() == ISD::ZERO_EXTEND_VECTOR_INREG) &&
18641       Opcode != ISD::ZERO_EXTEND_VECTOR_INREG)

lib/CodeGen/SelectionDAG/LegalizeIntegerTypes.cpp

  110   case ISD::ZERO_EXTEND_VECTOR_INREG:
 4235       case ISD::ZERO_EXTEND_VECTOR_INREG:

lib/CodeGen/SelectionDAG/LegalizeVectorOps.cpp

  434   case ISD::ZERO_EXTEND_VECTOR_INREG:
  778   case ISD::ZERO_EXTEND_VECTOR_INREG:

lib/CodeGen/SelectionDAG/LegalizeVectorTypes.cpp

   68   case ISD::ZERO_EXTEND_VECTOR_INREG:
  428   case ISD::ZERO_EXTEND_VECTOR_INREG:
  880   case ISD::ZERO_EXTEND_VECTOR_INREG:
 2032     case ISD::ZERO_EXTEND_VECTOR_INREG:
 2829   case ISD::ZERO_EXTEND_VECTOR_INREG:
 3289         return DAG.getNode(ISD::ZERO_EXTEND_VECTOR_INREG, DL, WidenVT, InOp);
 3397       case ISD::ZERO_EXTEND_VECTOR_INREG:
 3415     case ISD::ZERO_EXTEND_VECTOR_INREG:
 4268     return DAG.getNode(ISD::ZERO_EXTEND_VECTOR_INREG, DL, VT, InOp);

lib/CodeGen/SelectionDAG/SelectionDAG.cpp

 2983   case ISD::ZERO_EXTEND_VECTOR_INREG: {
 4593   case ISD::ZERO_EXTEND_VECTOR_INREG:

lib/CodeGen/SelectionDAG/SelectionDAGDumper.cpp

  318   case ISD::ZERO_EXTEND_VECTOR_INREG:   return "zero_extend_vector_inreg";

lib/CodeGen/SelectionDAG/TargetLowering.cpp

 1621   case ISD::ZERO_EXTEND_VECTOR_INREG: {
 1626     bool IsVecInReg = Op.getOpcode() == ISD::ZERO_EXTEND_VECTOR_INREG;
 1695           IsVecInReg ? ISD::ZERO_EXTEND_VECTOR_INREG : ISD::ZERO_EXTEND;
 2448   case ISD::ZERO_EXTEND_VECTOR_INREG: {
 2466     if (Op.getOpcode() == ISD::ZERO_EXTEND_VECTOR_INREG) {

lib/CodeGen/TargetLoweringBase.cpp

  692       setOperationAction(ISD::ZERO_EXTEND_VECTOR_INREG, VT, Expand);

lib/Target/Hexagon/HexagonISelLoweringHVX.cpp

   85       setOperationAction(ISD::ZERO_EXTEND_VECTOR_INREG, T, Legal);
  140     setOperationAction(ISD::ZERO_EXTEND_VECTOR_INREG, T, Legal);
 1430   return DAG.getNode(ISD::ZERO_EXTEND_VECTOR_INREG, SDLoc(Op), ty(Op),

lib/Target/PowerPC/PPCISelLowering.cpp

15487          SubOpcd0 == ISD::ZERO_EXTEND_VECTOR_INREG) &&
15489          SubOpcd1 == ISD::ZERO_EXTEND_VECTOR_INREG)) {

lib/Target/SystemZ/SystemZISelLowering.cpp

  360       setOperationAction(ISD::ZERO_EXTEND_VECTOR_INREG, VT, Custom);
 5030   case ISD::ZERO_EXTEND_VECTOR_INREG:
 5332                 Opcode == ISD::ZERO_EXTEND_VECTOR_INREG ||

lib/Target/X86/X86ISelDAGToDAG.cpp

  861                             : ISD::ZERO_EXTEND_VECTOR_INREG;

lib/Target/X86/X86ISelLowering.cpp

 1059       setOperationAction(ISD::ZERO_EXTEND_VECTOR_INREG, VT, Legal);
 1229       setOperationAction(ISD::ZERO_EXTEND_VECTOR_INREG, VT, Custom);
 1435       setOperationAction(ISD::ZERO_EXTEND_VECTOR_INREG, VT, Custom);
 1663     setOperationAction(ISD::ZERO_EXTEND_VECTOR_INREG, MVT::v32i16, Custom);
 1870   setTargetDAGCombine(ISD::ZERO_EXTEND_VECTOR_INREG);
 5829   case ISD::ZERO_EXTEND_VECTOR_INREG:
 5830     return ISD::ZERO_EXTEND_VECTOR_INREG;
 7201   case ISD::ZERO_EXTEND_VECTOR_INREG:
22552       ShAmt = DAG.getNode(ISD::ZERO_EXTEND_VECTOR_INREG, SDLoc(ShAmt),
22566     ShAmt = DAG.getNode(ISD::ZERO_EXTEND_VECTOR_INREG, SDLoc(ShAmt),
27699   case ISD::ZERO_EXTEND_VECTOR_INREG:
44726          InOpcode == ISD::ZERO_EXTEND_VECTOR_INREG ||
44815       (LHS.getOpcode() == ISD::ZERO_EXTEND_VECTOR_INREG ||
44825       (RHS.getOpcode() == ISD::ZERO_EXTEND_VECTOR_INREG ||
44961   case ISD::ZERO_EXTEND_VECTOR_INREG: return combineExtInVec(N, DAG, DCI,

unittests/CodeGen/AArch64SelectionDAGTest.cpp

   89   auto Op = DAG->getNode(ISD::ZERO_EXTEND_VECTOR_INREG, Loc, OutVecVT, InVec);