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27617 /* 57874*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
27654 /* 57953*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
27690 /* 58029*/ /*SwitchOpcode*/ 127|128,4/*639*/, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->58672
27697 /* 58040*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
62939 /*137302*/ /*SwitchOpcode*/ 27|128,1/*155*/, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->137461
gen/lib/Target/AMDGPU/R600GenDAGISel.inc 8451 /* 32391*/ /*SwitchOpcode*/ 92|128,2/*348*/, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->32743
gen/lib/Target/ARC/ARCGenDAGISel.inc 977 /* 1653*/ /*SwitchOpcode*/ 26, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->1682
gen/lib/Target/ARM/ARMGenDAGISel.inc 3896 /* 7952*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
3951 /* 8060*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4081 /* 8318*/ OPC_SwitchOpcode /*2 cases */, 59, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->8381
4117 /* 8391*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4146 /* 8451*/ OPC_SwitchOpcode /*2 cases */, 60, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->8515
4183 /* 8525*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4411 /* 8973*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4432 /* 9015*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4455 /* 9060*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4596 /* 9352*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4759 /* 9687*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4766 /* 9697*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4796 /* 9762*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4803 /* 9772*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4834 /* 9838*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4841 /* 9848*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4873 /* 9915*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4880 /* 9925*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4905 /* 9969*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4931 /* 10023*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4959 /* 10071*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4976 /* 10103*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
5001 /* 10146*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
5028 /* 10193*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
5045 /* 10225*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
5413 /* 11042*/ /*SwitchOpcode*/ 58, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->11103
5498 /* 11222*/ /*SwitchOpcode*/ 58, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->11283
5693 /* 11636*/ /*SwitchOpcode*/ 112, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->11751
31551 /* 69450*/ /*SwitchOpcode*/ 46, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->69499
31575 /* 69500*/ /*SwitchOpcode*/ 56, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->69559
31681 /* 69705*/ /*SwitchOpcode*/ 56, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->69764
31688 /* 69715*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
31718 /* 69772*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
31743 /* 69823*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
35457 /* 78177*/ /*SwitchOpcode*/ 0|128,3/*384*/, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->78565
gen/lib/Target/AVR/AVRGenDAGISel.inc 1412 /* 2468*/ /*SwitchOpcode*/ 24, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->2495
gen/lib/Target/Hexagon/HexagonGenDAGISel.inc30812 /* 59563*/ /*SwitchOpcode*/ 30|128,11/*1438*/, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->61005
gen/lib/Target/MSP430/MSP430GenDAGISel.inc 2241 /* 4643*/ /*SwitchOpcode*/ 41, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->4687
4639 /* 9243*/ /*SwitchOpcode*/ 13, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->9259
gen/lib/Target/Mips/MipsGenDAGISel.inc24260 /* 45453*/ /*SwitchOpcode*/ 119, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->45575
gen/lib/Target/NVPTX/NVPTXGenDAGISel.inc69387 /*146631*/ /*SwitchOpcode*/ 72, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->146706
gen/lib/Target/PowerPC/PPCGenDAGISel.inc28362 /* 68253*/ /*SwitchOpcode*/ 63, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->68319
34741 /* 89512*/ /*SwitchOpcode*/ 75|128,17/*2251*/, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->91767
39673 /*100052*/ /*SwitchOpcode*/ 61|128,4/*573*/, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->100629
39688 /*100081*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39700 /*100101*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39712 /*100121*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39738 /*100163*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39750 /*100183*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39762 /*100203*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39791 /*100251*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39803 /*100271*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39815 /*100291*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39841 /*100333*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39853 /*100353*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39865 /*100373*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39901 /*100434*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39932 /*100484*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39966 /*100539*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
39997 /*100589*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
41239 /*103590*/ /*SwitchOpcode*/ 95, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->103688
gen/lib/Target/RISCV/RISCVGenDAGISel.inc 5335 /* 9882*/ /*SwitchOpcode*/ 8|128,3/*392*/, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->10278
5379 /* 9964*/ OPC_SwitchOpcode /*2 cases */, 55, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->10023
5399 /* 9998*/ /*SwitchOpcode*/ 21, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->10022
5420 /* 10031*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
5809 /* 10708*/ /*SwitchOpcode*/ 16, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->10727
5821 /* 10728*/ /*SwitchOpcode*/ 45, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->10776
5837 /* 10756*/ /*SwitchOpcode*/ 16, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->10775
6500 /* 12004*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
13192 /* 24640*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
gen/lib/Target/Sparc/SparcGenDAGISel.inc 2986 /* 5516*/ /*SwitchOpcode*/ 18, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->5537
gen/lib/Target/SystemZ/SystemZGenDAGISel.inc 4301 /* 8515*/ /*SwitchOpcode*/ 63, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->8581
4311 /* 8530*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4321 /* 8546*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4339 /* 8582*/ /*SwitchOpcode*/ 67, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->8652
4348 /* 8596*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4361 /* 8617*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4512 /* 8886*/ /*SwitchOpcode*/ 120, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->9009
4524 /* 8905*/ OPC_SwitchOpcode /*2 cases */, 48, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->8957
4533 /* 8921*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4553 /* 8961*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4563 /* 8977*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
4795 /* 9421*/ /*SwitchOpcode*/ 26, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->9450
4857 /* 9543*/ /*SwitchOpcode*/ 25, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->9571
5032 /* 9892*/ /*SwitchOpcode*/ 26, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->9921
5217 /* 10243*/ /*SwitchOpcode*/ 62, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->10308
5227 /* 10258*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
5237 /* 10274*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
5254 /* 10309*/ /*SwitchOpcode*/ 66, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->10378
5263 /* 10323*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
5276 /* 10344*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
5420 /* 10606*/ /*SwitchOpcode*/ 118, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->10727
5432 /* 10625*/ OPC_SwitchOpcode /*2 cases */, 47, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->10676
5441 /* 10641*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
5460 /* 10680*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
5470 /* 10696*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
14209 /* 26156*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
16397 /* 30247*/ /*SwitchOpcode*/ 26, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->30276
16913 /* 31285*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
16928 /* 31316*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
17440 /* 32336*/ /*SwitchOpcode*/ 26, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->32365
17933 /* 33292*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
17948 /* 33322*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
21181 /* 39810*/ /*SwitchOpcode*/ 25, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->39838
21346 /* 40109*/ /*SwitchOpcode*/ 74, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->40186
26063 /* 49562*/ OPC_SwitchOpcode /*4 cases */, 99, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->49665
26079 /* 49589*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
26107 /* 49633*/ OPC_CheckOpcode, TARGET_VAL(ISD::SIGN_EXTEND_INREG),
gen/lib/Target/WebAssembly/WebAssemblyGenDAGISel.inc15053 /* 29506*/ /*SwitchOpcode*/ 74|128,1/*202*/, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->29712
gen/lib/Target/X86/X86GenDAGISel.inc58675 /*123667*/ /*SwitchOpcode*/ 21|128,1/*149*/, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->123820
gen/lib/Target/XCore/XCoreGenDAGISel.inc 2155 /* 3764*/ /*SwitchOpcode*/ 49, TARGET_VAL(ISD::SIGN_EXTEND_INREG),// ->3816
lib/CodeGen/SelectionDAG/DAGCombiner.cpp 1138 if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
1150 return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, NewOp.getValueType(), NewOp,
1556 case ISD::SIGN_EXTEND_INREG: return visitSIGN_EXTEND_INREG(N);
2472 if (N1.getOpcode() == ISD::SIGN_EXTEND_INREG) {
3126 if (N1.getOpcode() == ISD::SIGN_EXTEND_INREG) {
7571 TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
7572 return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
9462 if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
9468 return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT, Op,
10181 if (Opc == ISD::SIGN_EXTEND_INREG) {
10384 return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
10391 if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
10393 return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
10498 return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
lib/CodeGen/SelectionDAG/LegalizeDAG.cpp 759 Result = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
936 ValRes = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
1016 case ISD::SIGN_EXTEND_INREG: {
2771 RHS = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, OuterType,
2853 case ISD::SIGN_EXTEND_INREG: {
lib/CodeGen/SelectionDAG/LegalizeIntegerTypes.cpp 85 case ISD::SIGN_EXTEND_INREG:
560 return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NVT, Res,
783 SDValue Ofl = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NVT, Res,
859 return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N),
1069 SDValue SExt = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, Mul.getValueType(),
1458 return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, Op.getValueType(),
1708 case ISD::SIGN_EXTEND_INREG: ExpandIntRes_SIGN_EXTEND_INREG(N, Lo, Hi); break;
3284 Hi = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, Hi.getValueType(), Hi,
3298 Lo = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, Lo.getValueType(), Lo,
3310 Hi = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, Hi.getValueType(), Hi,
lib/CodeGen/SelectionDAG/LegalizeTypes.h 262 return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, Op.getValueType(), Op,
283 return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, Op.getValueType(), Op,
lib/CodeGen/SelectionDAG/LegalizeVectorOps.cpp 431 case ISD::SIGN_EXTEND_INREG:
772 case ISD::SIGN_EXTEND_INREG:
lib/CodeGen/SelectionDAG/LegalizeVectorTypes.cpp 59 case ISD::SIGN_EXTEND_INREG: R = ScalarizeVecRes_InregOp(N); break;
498 Cond = DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), CondVT,
858 case ISD::SIGN_EXTEND_INREG: SplitVecRes_InregOp(N, Lo, Hi); break;
2716 case ISD::SIGN_EXTEND_INREG: Res = WidenVecRes_InregOp(N); break;
lib/CodeGen/SelectionDAG/SelectionDAG.cpp 2156 case ISD::SIGN_EXTEND_INREG:
2859 case ISD::SIGN_EXTEND_INREG: {
3542 case ISD::SIGN_EXTEND_INREG:
5186 case ISD::SIGN_EXTEND_INREG: {
5375 case ISD::SIGN_EXTEND_INREG:
9163 case ISD::SIGN_EXTEND_INREG: {
lib/CodeGen/SelectionDAG/SelectionDAGDumper.cpp 315 case ISD::SIGN_EXTEND_INREG: return "sign_extend_inreg";
lib/CodeGen/SelectionDAG/TargetLowering.cpp 696 case ISD::SIGN_EXTEND_INREG: {
1541 case ISD::SIGN_EXTEND_INREG: {
3348 } else if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
lib/Target/AArch64/AArch64ISelDAGToDAG.cpp 453 N.getOpcode() == ISD::SIGN_EXTEND_INREG) {
455 if (N.getOpcode() == ISD::SIGN_EXTEND_INREG)
1629 assert(N->getOpcode() == ISD::SIGN_EXTEND_INREG);
1815 case ISD::SIGN_EXTEND_INREG:
2915 case ISD::SIGN_EXTEND_INREG:
lib/Target/AArch64/AArch64ISelLowering.cpp 757 setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
1938 if (V.getOpcode() == ISD::SIGN_EXTEND_INREG)
2076 DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
lib/Target/AMDGPU/AMDGPUISelDAGToDAG.cpp 877 case ISD::SIGN_EXTEND_INREG:
1991 case ISD::SIGN_EXTEND_INREG: {
lib/Target/AMDGPU/AMDGPUISelLowering.cpp 1133 case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
1170 case ISD::SIGN_EXTEND_INREG:
1621 Div = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT, Div, InRegSize);
1622 Rem = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT, Rem, InRegSize);
2743 Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
4019 return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
lib/Target/AMDGPU/R600ISelLowering.cpp 182 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
184 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i1, Expand);
185 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i1, Expand);
188 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8, Expand);
189 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i8, Expand);
190 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i8, Expand);
193 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
194 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i16, Expand);
195 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i16, Expand);
197 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
198 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i32, Expand);
199 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i32, Expand);
201 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::Other, Expand);
873 OVF = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT, OVF,
1428 Ret = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode);
1508 SDValue Res = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT, NewLoad,
lib/Target/AMDGPU/SIISelLowering.cpp 216 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i1, Custom);
217 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i1, Custom);
218 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i8, Custom);
219 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i8, Custom);
220 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v2i16, Custom);
221 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v3i16, Custom);
222 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::v4i16, Custom);
223 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::Other, Custom);
724 setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
7295 Cvt = DAG.getNode(ISD::SIGN_EXTEND_INREG, SL, MVT::i32, NewLoad,
10003 case ISD::SIGN_EXTEND_INREG:
lib/Target/ARC/ARCISelLowering.cpp 138 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Custom);
757 case ISD::SIGN_EXTEND_INREG:
lib/Target/ARM/ARMISelDAGToDAG.cpp 2746 if (N->getOpcode() == ISD::SIGN_EXTEND_INREG) {
3058 case ISD::SIGN_EXTEND_INREG:
lib/Target/ARM/ARMISelLowering.cpp 183 setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
1251 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
1252 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8, Expand);
1254 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
4772 if (V2Tmp->getOpcode() == ISD::SIGN_EXTEND_INREG)
7061 SDValue Ext = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i32, FirstOp,
8009 SDValue Ext = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::i32,
lib/Target/AVR/AVRISelLowering.cpp 186 setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
lib/Target/BPF/BPFISelLowering.cpp 117 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
118 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8, Expand);
119 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
120 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Expand);
lib/Target/Hexagon/HexagonISelDAGToDAG.cpp 1442 case ISD::SIGN_EXTEND_INREG: {
1510 case ISD::SIGN_EXTEND_INREG:
1586 if (N->getOpcode() == ISD::SIGN_EXTEND_INREG) {
lib/Target/Hexagon/HexagonISelLowering.cpp 1298 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
lib/Target/Hexagon/HexagonISelLoweringHVX.cpp 137 setOperationAction(ISD::SIGN_EXTEND_INREG, T, Custom);
1070 Elems[i] = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NTy,
1458 if (Op.getOpcode() == ISD::SIGN_EXTEND_INREG) {
1548 case ISD::SIGN_EXTEND_INREG:
lib/Target/Lanai/LanaiISelLowering.cpp 130 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
131 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8, Expand);
132 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
lib/Target/MSP430/MSP430ISelLowering.cpp 114 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
974 ? DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, VT, Victim,
1230 return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, VT,
lib/Target/Mips/MipsISelLowering.cpp 415 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
476 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8, Expand);
477 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
lib/Target/NVPTX/NVPTXISelLowering.cpp 404 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i64, Legal);
405 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
406 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Legal);
407 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Legal);
408 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
4585 Op.getOpcode() == ISD::SIGN_EXTEND_INREG) {
lib/Target/PowerPC/PPCISelLowering.cpp 199 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
400 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
658 setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
7689 Extend = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, IntermediateVT, Arrange,
12863 Op.getOpcode() != ISD::SIGN_EXTEND_INREG)
lib/Target/RISCV/RISCVISelLowering.cpp 100 setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
855 SDValue NewRes = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i64, NewWOp,
lib/Target/Sparc/SparcISelLowering.cpp 1490 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16, Expand);
1491 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Expand);
1492 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1 , Expand);
lib/Target/SystemZ/SystemZISelDAGToDAG.cpp 553 IndexOpcode == ISD::SIGN_EXTEND_INREG)
lib/Target/SystemZ/SystemZISelLowering.cpp 276 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
609 setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
2195 if (N->getOpcode() == ISD::SIGN_EXTEND_INREG &&
6160 case ISD::SIGN_EXTEND_INREG: return combineSIGN_EXTEND_INREG(N, DCI);
lib/Target/WebAssembly/WebAssemblyISelLowering.cpp 201 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1, Expand);
206 setOperationAction(ISD::SIGN_EXTEND_INREG, T, Action);
209 setOperationAction(ISD::SIGN_EXTEND_INREG, T, Expand);
956 case ISD::SIGN_EXTEND_INREG:
1008 case ISD::SIGN_EXTEND_INREG:
1283 return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, Op.getValueType(),
1323 if (IndexExt->getOpcode() != ISD::SIGN_EXTEND_INREG)
lib/Target/X86/X86ISelLowering.cpp 326 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
327 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16 , Legal);
328 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8 , Legal);
329 setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1 , Expand);
778 setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
1867 setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
38350 DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT, N00, DAG.getValueType(SVT));
38841 return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
41051 In = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, InVT, In,
42099 assert(N->getOpcode() == ISD::SIGN_EXTEND_INREG);
42139 CMovOp0 = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, DstVT, CMovOp0, N1);
42140 CMovOp1 = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, DstVT, CMovOp1, N1);
42161 assert(N->getOpcode() == ISD::SIGN_EXTEND_INREG);
42188 SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
44958 case ISD::SIGN_EXTEND_INREG: return combineSignExtendInReg(N, DAG, Subtarget);