reference, declarationdefinition
definition → references, declarations, derived classes, virtual overrides
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unreferenced

References

gen/lib/Target/RISCV/RISCVGenAsmMatcher.inc
 1610     case RISCV::F0_F: OpKind = MCK_FPR32; break;
gen/lib/Target/RISCV/RISCVGenRegisterInfo.inc
  434   { RISCV::F0_F },
  471     RISCV::F0_F, RISCV::F1_F, RISCV::F2_F, RISCV::F3_F, RISCV::F4_F, RISCV::F5_F, RISCV::F6_F, RISCV::F7_F, RISCV::F10_F, RISCV::F11_F, RISCV::F12_F, RISCV::F13_F, RISCV::F14_F, RISCV::F15_F, RISCV::F16_F, RISCV::F17_F, RISCV::F28_F, RISCV::F29_F, RISCV::F30_F, RISCV::F31_F, RISCV::F8_F, RISCV::F9_F, RISCV::F18_F, RISCV::F19_F, RISCV::F20_F, RISCV::F21_F, RISCV::F22_F, RISCV::F23_F, RISCV::F24_F, RISCV::F25_F, RISCV::F26_F, RISCV::F27_F, 
  654   { 32U, RISCV::F0_F },
  722   { 32U, RISCV::F0_F },
  822   { RISCV::F0_F, 32U },
  922   { RISCV::F0_F, 32U },
 1870 static const MCPhysReg CSR_XLEN_F32_Interrupt_SaveList[] = { RISCV::X1, RISCV::X3, RISCV::X4, RISCV::X5, RISCV::X6, RISCV::X7, RISCV::X8, RISCV::X9, RISCV::X10, RISCV::X11, RISCV::X12, RISCV::X13, RISCV::X14, RISCV::X15, RISCV::X16, RISCV::X17, RISCV::X18, RISCV::X19, RISCV::X20, RISCV::X21, RISCV::X22, RISCV::X23, RISCV::X24, RISCV::X25, RISCV::X26, RISCV::X27, RISCV::X28, RISCV::X29, RISCV::X30, RISCV::X31, RISCV::F0_F, RISCV::F1_F, RISCV::F2_F, RISCV::F3_F, RISCV::F4_F, RISCV::F5_F, RISCV::F6_F, RISCV::F7_F, RISCV::F10_F, RISCV::F11_F, RISCV::F12_F, RISCV::F13_F, RISCV::F14_F, RISCV::F15_F, RISCV::F16_F, RISCV::F17_F, RISCV::F28_F, RISCV::F29_F, RISCV::F30_F, RISCV::F31_F, RISCV::F8_F, RISCV::F9_F, RISCV::F18_F, RISCV::F19_F, RISCV::F20_F, RISCV::F21_F, RISCV::F22_F, RISCV::F23_F, RISCV::F24_F, RISCV::F25_F, RISCV::F26_F, RISCV::F27_F, 0 };
lib/Target/RISCV/AsmParser/RISCVAsmParser.cpp
  746   return Reg - RISCV::F0_D + RISCV::F0_F;
  954   assert(!(RegNo >= RISCV::F0_F && RegNo <= RISCV::F31_F));
  956   static_assert(RISCV::F0_D < RISCV::F0_F, "FPR matching must be updated");
lib/Target/RISCV/Disassembler/RISCVDisassembler.cpp
   83   Register Reg = RISCV::F0_F + RegNo;
lib/Target/RISCV/RISCVISelLowering.cpp
 1828         RISCV::F15_F, RISCV::F16_F, RISCV::F17_F, RISCV::F0_F,  RISCV::F1_F,
 2626             .Cases("{f0}", "{ft0}", {RISCV::F0_F, RISCV::F0_D})
lib/Target/RISCV/RISCVRegisterInfo.cpp
   31 static_assert(RISCV::F1_F == RISCV::F0_F + 1, "Register list not consecutive");
   32 static_assert(RISCV::F31_F == RISCV::F0_F + 31,