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References
gen/lib/Target/Mips/MipsGenAsmMatcher.inc 4191 case Mips::V0: OpKind = MCK_Reg11; break;
gen/lib/Target/Mips/MipsGenCallingConv.inc 97 Mips::V0, Mips::V1, Mips::A0, Mips::A1
797 Mips::V0, Mips::V1, Mips::A0, Mips::A1
gen/lib/Target/Mips/MipsGenInstrInfo.inc 4433 static const MCPhysReg ImplicitList5[] = { Mips::V0, Mips::V1, 0 };
gen/lib/Target/Mips/MipsGenRegisterInfo.inc 1910 { Mips::V0 },
1967 Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
1997 Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
2027 Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
2037 Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::S0, Mips::S1, Mips::SP,
2047 Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::S0, Mips::S1,
2067 Mips::S0, Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
2077 Mips::ZERO, Mips::S1, Mips::V0, Mips::V1, Mips::S0, Mips::S2, Mips::S3, Mips::S4,
2087 Mips::ZERO, Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
2097 Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
2107 Mips::S1, Mips::V0, Mips::V1, Mips::S0, Mips::S2, Mips::S3, Mips::S4,
2127 Mips::S1, Mips::V0, Mips::V1, Mips::S0,
2137 Mips::ZERO, Mips::S1, Mips::V0, Mips::V1,
2187 Mips::S1, Mips::V0, Mips::V1,
3007 { Mips::V0, 2U },
3211 { Mips::V0, 2U },
7400 static const MCPhysReg CSR_Interrupt_32_SaveList[] = { Mips::A3, Mips::A2, Mips::A1, Mips::A0, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, Mips::V1, Mips::V0, Mips::T9, Mips::T8, Mips::T7, Mips::T6, Mips::T5, Mips::T4, Mips::T3, Mips::T2, Mips::T1, Mips::T0, Mips::RA, Mips::FP, Mips::GP, Mips::AT, Mips::LO0, Mips::HI0, 0 };
7402 static const MCPhysReg CSR_Interrupt_32R6_SaveList[] = { Mips::A3, Mips::A2, Mips::A1, Mips::A0, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, Mips::V1, Mips::V0, Mips::T9, Mips::T8, Mips::T7, Mips::T6, Mips::T5, Mips::T4, Mips::T3, Mips::T2, Mips::T1, Mips::T0, Mips::RA, Mips::FP, Mips::GP, Mips::AT, 0 };
7408 static const MCPhysReg CSR_Mips16RetHelper_SaveList[] = { Mips::V0, Mips::V1, Mips::FP, Mips::A3, Mips::A2, Mips::A1, Mips::A0, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, Mips::D15, Mips::D14, Mips::D13, Mips::D12, Mips::D11, Mips::D10, 0 };
lib/Target/Mips/AsmParser/MipsAsmParser.cpp 3147 case Mips::AT: return Mips::V0;
3148 case Mips::V0: return Mips::V1;
5246 return Mips::V0;
5270 case Mips::F2: return Mips::V0;
5309 case Mips::COP02: return Mips::V0;
lib/Target/Mips/MCTargetDesc/MipsMCCodeEmitter.cpp 1121 case Mips::V0: return 2;
lib/Target/Mips/MicroMipsSizeReduction.cpp 380 Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
575 if (Reg == Mips::ZERO || Reg == Mips::V0 || Reg == Mips::V1 ||
lib/Target/Mips/Mips16ISelLowering.cpp 490 unsigned V0Reg = Mips::V0;
lib/Target/Mips/Mips16InstrInfo.cpp 239 adjustStackPtrBig(SP, -Remainder, MBB, I, Mips::V0, Mips::V1);
lib/Target/Mips/MipsAsmPrinter.cpp 953 EmitInstrRegReg(STI, MovOpc, Mips::V0, Mips::F0);
956 EmitMovFPIntPair(STI, MovOpc, Mips::V0, Mips::V1, Mips::F0, Mips::F1, LE);
959 EmitMovFPIntPair(STI, MovOpc, Mips::V0, Mips::V1, Mips::F0, Mips::F1, LE);
962 EmitMovFPIntPair(STI, MovOpc, Mips::V0, Mips::V1, Mips::F0, Mips::F1, LE);
lib/Target/Mips/MipsBranchExpansion.cpp 724 BuildMI(MBB, I, DL, TII->get(Mips::LUi), Mips::V0)
726 BuildMI(MBB, I, DL, TII->get(Mips::ADDiu), Mips::V0)
727 .addReg(Mips::V0)
729 MBB.removeLiveIn(Mips::V0);
lib/Target/Mips/MipsISelLowering.cpp 2433 unsigned AddrReg = ABI.IsN64() ? Mips::V0_64 : Mips::V0;
3730 unsigned V0 = ABI.IsN64() ? Mips::V0_64 : Mips::V0;
lib/Target/Mips/MipsMachineFunction.cpp 144 MF.getRegInfo().addLiveIn(Mips::V0);
145 MBB.addLiveIn(Mips::V0);
147 .addReg(Mips::V0).addReg(Mips::T9);