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References
gen/lib/Target/Mips/MipsGenAsmMatcher.inc 1472 Inst.addOperand(MCOperand::createReg(Mips::RA_64));
4252 case Mips::RA_64: OpKind = MCK_Reg37; break;
gen/lib/Target/Mips/MipsGenAsmWriter.inc 9017 MI->getOperand(0).getReg() == Mips::RA_64 &&
gen/lib/Target/Mips/MipsGenMCPseudoLowering.inc 258 TmpInst.addOperand(MCOperand::createReg(Mips::RA_64));
gen/lib/Target/Mips/MipsGenRegisterInfo.inc 2297 Mips::ZERO_64, Mips::AT_64, Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::T0_64, Mips::T1_64, Mips::T2_64, Mips::T3_64, Mips::T4_64, Mips::T5_64, Mips::T6_64, Mips::T7_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64, Mips::S5_64, Mips::S6_64, Mips::S7_64, Mips::T8_64, Mips::T9_64, Mips::K0_64, Mips::K1_64, Mips::GP_64, Mips::SP_64, Mips::FP_64, Mips::RA_64,
2307 Mips::AT_64, Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::T0_64, Mips::T1_64, Mips::T2_64, Mips::T3_64, Mips::T4_64, Mips::T5_64, Mips::T6_64, Mips::T7_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64, Mips::S5_64, Mips::S6_64, Mips::S7_64, Mips::T8_64, Mips::T9_64, Mips::K0_64, Mips::K1_64, Mips::GP_64, Mips::SP_64, Mips::FP_64, Mips::RA_64,
2507 Mips::RA_64,
2779 { 31U, Mips::RA_64 },
2855 { 31U, Mips::RA_64 },
2987 { Mips::RA_64, 31U },
3191 { Mips::RA_64, 31U },
7404 static const MCPhysReg CSR_Interrupt_64_SaveList[] = { Mips::A3_64, Mips::A2_64, Mips::A1_64, Mips::A0_64, Mips::S7_64, Mips::S6_64, Mips::S5_64, Mips::S4_64, Mips::S3_64, Mips::S2_64, Mips::S1_64, Mips::S0_64, Mips::T9_64, Mips::T8_64, Mips::T7_64, Mips::T6_64, Mips::T5_64, Mips::T4_64, Mips::T3_64, Mips::T2_64, Mips::T1_64, Mips::T0_64, Mips::V1_64, Mips::V0_64, Mips::RA_64, Mips::FP_64, Mips::GP_64, Mips::AT_64, Mips::LO0_64, Mips::HI0_64, 0 };
7406 static const MCPhysReg CSR_Interrupt_64R6_SaveList[] = { Mips::A3_64, Mips::A2_64, Mips::A1_64, Mips::A0_64, Mips::V1_64, Mips::V0_64, Mips::S7_64, Mips::S6_64, Mips::S5_64, Mips::S4_64, Mips::S3_64, Mips::S2_64, Mips::S1_64, Mips::S0_64, Mips::T9_64, Mips::T8_64, Mips::T7_64, Mips::T6_64, Mips::T5_64, Mips::T4_64, Mips::T3_64, Mips::T2_64, Mips::T1_64, Mips::T0_64, Mips::RA_64, Mips::FP_64, Mips::GP_64, Mips::AT_64, 0 };
7410 static const MCPhysReg CSR_N32_SaveList[] = { Mips::D20_64, Mips::D22_64, Mips::D24_64, Mips::D26_64, Mips::D28_64, Mips::D30_64, Mips::RA_64, Mips::FP_64, Mips::GP_64, Mips::S7_64, Mips::S6_64, Mips::S5_64, Mips::S4_64, Mips::S3_64, Mips::S2_64, Mips::S1_64, Mips::S0_64, 0 };
7412 static const MCPhysReg CSR_N64_SaveList[] = { Mips::D31_64, Mips::D30_64, Mips::D29_64, Mips::D28_64, Mips::D27_64, Mips::D26_64, Mips::D25_64, Mips::D24_64, Mips::RA_64, Mips::FP_64, Mips::GP_64, Mips::S7_64, Mips::S6_64, Mips::S5_64, Mips::S4_64, Mips::S3_64, Mips::S2_64, Mips::S1_64, Mips::S0_64, 0 };
lib/Target/Mips/AsmParser/MipsAsmParser.cpp 1381 (R0 == Mips::S0_64 && R1 == Mips::RA_64)))
3731 Inst.getOperand(OpNum - 3).getReg() == Mips::RA_64)) {
6477 if ((isGP64bit() && RegNo == Mips::RA_64) ||
6498 ((isGP64bit() && (RegNo != Mips::S0_64) && (RegNo != Mips::RA_64)) ||
6505 ((RegNo == Mips::FP_64 || RegNo == Mips::RA_64 ||
6512 (RegNo != Mips::FP_64 && RegNo != Mips::RA_64 &&
lib/Target/Mips/MCTargetDesc/MipsInstPrinter.cpp 252 return isReg<Mips::RA_64>(MI, 0) && printAlias("jalr", MI, 1, OS);
lib/Target/Mips/MipsBranchExpansion.cpp 583 .addReg(Mips::RA_64)
614 .addReg(Mips::RA_64)
616 BuildMI(*BalTgtMBB, Pos, DL, TII->get(Mips::LD), Mips::RA_64)
lib/Target/Mips/MipsDelaySlotFiller.cpp 372 if (MI.definesRegister(Mips::RA) || MI.definesRegister(Mips::RA_64)) {
374 Defs.set(Mips::RA_64);
lib/Target/Mips/MipsISelLowering.cpp 2406 unsigned RA = ABI.IsN64() ? Mips::RA_64 : Mips::RA;
lib/Target/Mips/MipsRegisterInfo.cpp 227 Reserved.set(Mips::RA_64);
lib/Target/Mips/MipsSEFrameLowering.cpp 807 bool IsRAAndRetAddrIsTaken = (Reg == Mips::RA || Reg == Mips::RA_64)
868 unsigned RA = ABI.IsN64() ? Mips::RA_64 : Mips::RA;
lib/Target/Mips/MipsSEISelDAGToDAG.cpp 134 .addUse(Mips::RA_64, RegState::Undef)
lib/Target/Mips/MipsSEInstrInfo.cpp 683 .addReg(Mips::RA_64, RegState::Undef);
883 unsigned RA = Subtarget.isGP64bit() ? Mips::RA_64 : Mips::RA;