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References
gen/lib/Target/Mips/MipsGenAsmMatcher.inc 1469 Inst.addOperand(MCOperand::createReg(Mips::RA));
4220 case Mips::RA: OpKind = MCK_CPURAReg; break;
gen/lib/Target/Mips/MipsGenAsmWriter.inc 8987 MI->getOperand(0).getReg() == Mips::RA &&
8997 MI->getOperand(0).getReg() == Mips::RA &&
9007 MI->getOperand(0).getReg() == Mips::RA &&
gen/lib/Target/Mips/MipsGenInstrInfo.inc 4431 static const MCPhysReg ImplicitList3[] = { Mips::RA, 0 };
gen/lib/Target/Mips/MipsGenMCPseudoLowering.inc 246 TmpInst.addOperand(MCOperand::createReg(Mips::RA));
270 TmpInst.addOperand(MCOperand::createReg(Mips::RA));
282 TmpInst.addOperand(MCOperand::createReg(Mips::RA));
gen/lib/Target/Mips/MipsGenRegisterInfo.inc 1613 { Mips::RA },
1967 Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
1997 Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
2027 Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
2207 Mips::RA,
2903 { Mips::RA, 31U },
3107 { Mips::RA, 31U },
7400 static const MCPhysReg CSR_Interrupt_32_SaveList[] = { Mips::A3, Mips::A2, Mips::A1, Mips::A0, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, Mips::V1, Mips::V0, Mips::T9, Mips::T8, Mips::T7, Mips::T6, Mips::T5, Mips::T4, Mips::T3, Mips::T2, Mips::T1, Mips::T0, Mips::RA, Mips::FP, Mips::GP, Mips::AT, Mips::LO0, Mips::HI0, 0 };
7402 static const MCPhysReg CSR_Interrupt_32R6_SaveList[] = { Mips::A3, Mips::A2, Mips::A1, Mips::A0, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, Mips::V1, Mips::V0, Mips::T9, Mips::T8, Mips::T7, Mips::T6, Mips::T5, Mips::T4, Mips::T3, Mips::T2, Mips::T1, Mips::T0, Mips::RA, Mips::FP, Mips::GP, Mips::AT, 0 };
7414 static const MCPhysReg CSR_O32_SaveList[] = { Mips::D15, Mips::D14, Mips::D13, Mips::D12, Mips::D11, Mips::D10, Mips::RA, Mips::FP, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, 0 };
7416 static const MCPhysReg CSR_O32_FP64_SaveList[] = { Mips::D30_64, Mips::D28_64, Mips::D26_64, Mips::D24_64, Mips::D22_64, Mips::D20_64, Mips::RA, Mips::FP, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, 0 };
7418 static const MCPhysReg CSR_O32_FPXX_SaveList[] = { Mips::D15, Mips::D14, Mips::D13, Mips::D12, Mips::D11, Mips::D10, Mips::RA, Mips::FP, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, 0 };
7420 static const MCPhysReg CSR_SingleFloatOnly_SaveList[] = { Mips::F31, Mips::F30, Mips::F29, Mips::F28, Mips::F27, Mips::F26, Mips::F25, Mips::F24, Mips::F23, Mips::F22, Mips::F21, Mips::F20, Mips::RA, Mips::FP, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, 0 };
lib/Target/Mips/AsmParser/MipsAsmParser.cpp 1380 if (!((R0 == Mips::S0 && R1 == Mips::RA) ||
2045 JalrInst.addOperand(MCOperand::createReg(Mips::RA));
2230 if (Inst.getOperand(0).getReg() == Mips::RA)
2572 JalrInst.addOperand(MCOperand::createReg(Mips::RA));
3176 case Mips::FP: return Mips::RA;
3177 case Mips::RA: return Mips::ZERO;
3730 (Inst.getOperand(OpNum - 3).getReg() == Mips::RA ||
4203 TOut.emitRR(Mips::CFC1, ThirdReg, Mips::RA, IDLoc, STI);
4204 TOut.emitRR(Mips::CFC1, ThirdReg, Mips::RA, IDLoc, STI);
4208 TOut.emitRR(Mips::CTC1, Mips::RA, ATReg, IDLoc, STI);
4213 TOut.emitRR(Mips::CTC1, Mips::RA, ThirdReg, IDLoc, STI);
5299 case Mips::F31: return Mips::RA;
5338 case Mips::COP031: return Mips::RA;
6478 (!isGP64bit() && RegNo == Mips::RA)) {
6499 (!isGP64bit() && (RegNo != Mips::S0) && (RegNo != Mips::RA)))) {
6502 } else if (!(((RegNo == Mips::FP || RegNo == Mips::RA ||
6511 ((RegNo != Mips::FP && RegNo != Mips::RA && !isGP64bit()) ||
lib/Target/Mips/Disassembler/MipsDisassembler.cpp 2434 Inst.addOperand(MCOperand::createReg(Mips::RA));
2458 Inst.addOperand(MCOperand::createReg(Mips::RA));
lib/Target/Mips/MCTargetDesc/MipsInstPrinter.cpp 249 return isReg<Mips::RA>(MI, 0) && printAlias("jalr", MI, 1, OS);
lib/Target/Mips/MCTargetDesc/MipsMCTargetDesc.cpp 73 InitMipsMCRegisterInfo(X, Mips::RA);
lib/Target/Mips/MicroMipsSizeReduction.cpp 365 if (reg == Mips::RA)
384 Mips::SP, Mips::FP, Mips::RA};
lib/Target/Mips/Mips16FrameLowering.cpp 131 bool IsRAAndRetAddrIsTaken = (Reg == Mips::RA)
lib/Target/Mips/Mips16InstrInfo.cpp 199 case Mips::RA:
lib/Target/Mips/MipsAsmPrinter.cpp 1092 EmitInstrRegRegReg(*STI, Mips::OR, Mips::S2, Mips::RA, Mips::ZERO);
lib/Target/Mips/MipsBranchExpansion.cpp 460 .addReg(Mips::RA)
503 .addReg(Mips::RA)
505 BuildMI(*BalTgtMBB, Pos, DL, TII->get(Mips::LW), Mips::RA)
lib/Target/Mips/MipsDelaySlotFiller.cpp 356 Defs.set(Mips::RA);
372 if (MI.definesRegister(Mips::RA) || MI.definesRegister(Mips::RA_64)) {
373 Defs.set(Mips::RA);
lib/Target/Mips/MipsFastISel.cpp 1563 Mips::RA).addReg(Mips::T9);
lib/Target/Mips/MipsISelLowering.cpp 2406 unsigned RA = ABI.IsN64() ? Mips::RA_64 : Mips::RA;
lib/Target/Mips/MipsRegisterInfo.cpp 42 MipsRegisterInfo::MipsRegisterInfo() : MipsGenRegisterInfo(Mips::RA) {}
226 Reserved.set(Mips::RA);
lib/Target/Mips/MipsSEFrameLowering.cpp 807 bool IsRAAndRetAddrIsTaken = (Reg == Mips::RA || Reg == Mips::RA_64)
868 unsigned RA = ABI.IsN64() ? Mips::RA_64 : Mips::RA;
lib/Target/Mips/MipsSEISelDAGToDAG.cpp 142 .addUse(Mips::RA, RegState::Undef)
lib/Target/Mips/MipsSEInstrInfo.cpp 686 .addReg(Mips::RA, RegState::Undef);
883 unsigned RA = Subtarget.isGP64bit() ? Mips::RA_64 : Mips::RA;