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References

gen/lib/Target/Mips/MipsGenAsmMatcher.inc
 1400       Inst.addOperand(MCOperand::createReg(Mips::FCC0));
 4407     case Mips::FCC0: OpKind = MCK_FCC; break;
gen/lib/Target/Mips/MipsGenAsmWriter.inc
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 8775         MI->getOperand(0).getReg() == Mips::FCC0 &&
gen/lib/Target/Mips/MipsGenInstrInfo.inc
 4445 static const MCPhysReg ImplicitList17[] = { Mips::FCC0, 0 };
gen/lib/Target/Mips/MipsGenRegisterInfo.inc
 1756   { Mips::FCC0 },
 2057     Mips::FCC0, Mips::FCC1, Mips::FCC2, Mips::FCC3, Mips::FCC4, Mips::FCC5, Mips::FCC6, Mips::FCC7, 
lib/Target/Mips/AsmParser/MipsAsmParser.cpp
 5563       (Inst.getOperand(0).getReg() != Mips::FCC0) && !hasEightFccRegisters())
lib/Target/Mips/MCTargetDesc/MipsInstPrinter.cpp
  243     return isReg<Mips::FCC0>(MI, 0) && printAlias("bc1t", MI, 1, OS);
  246     return isReg<Mips::FCC0>(MI, 0) && printAlias("bc1f", MI, 1, OS);
lib/Target/Mips/MipsFastISel.cpp
  745     emitInst(Opc).addReg(Mips::FCC0, RegState::Define).addReg(LeftReg)
  749         .addReg(Mips::FCC0)
lib/Target/Mips/MipsISelLowering.cpp
  670   SDValue FCC0 = DAG.getRegister(Mips::FCC0, MVT::i32);
 1920   SDValue FCC0 = DAG.getRegister(Mips::FCC0, MVT::i32);
lib/Target/Mips/MipsInstructionSelector.cpp
  776                              .addUse(Mips::FCC0)