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References
gen/lib/Target/Mips/MipsGenAsmMatcher.inc 4190 case Mips::AT: OpKind = MCK_GPR32NONZERO; break;
gen/lib/Target/Mips/MipsGenGlobalISel.inc21907 GIR_AddImplicitDef, /*InsnID*/0, Mips::AT,
21916 GIR_AddImplicitDef, /*InsnID*/0, Mips::AT,
21925 GIR_AddImplicitDef, /*InsnID*/0, Mips::AT,
21934 GIR_AddImplicitDef, /*InsnID*/0, Mips::AT,
gen/lib/Target/Mips/MipsGenInstrInfo.inc 4430 static const MCPhysReg ImplicitList2[] = { Mips::AT, 0 };
gen/lib/Target/Mips/MipsGenRegisterInfo.inc 1591 { Mips::AT },
1967 Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
1997 Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
2027 Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
2900 { Mips::AT, 1U },
3104 { Mips::AT, 1U },
7400 static const MCPhysReg CSR_Interrupt_32_SaveList[] = { Mips::A3, Mips::A2, Mips::A1, Mips::A0, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, Mips::V1, Mips::V0, Mips::T9, Mips::T8, Mips::T7, Mips::T6, Mips::T5, Mips::T4, Mips::T3, Mips::T2, Mips::T1, Mips::T0, Mips::RA, Mips::FP, Mips::GP, Mips::AT, Mips::LO0, Mips::HI0, 0 };
7402 static const MCPhysReg CSR_Interrupt_32R6_SaveList[] = { Mips::A3, Mips::A2, Mips::A1, Mips::A0, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, Mips::V1, Mips::V0, Mips::T9, Mips::T8, Mips::T7, Mips::T6, Mips::T5, Mips::T4, Mips::T3, Mips::T2, Mips::T1, Mips::T0, Mips::RA, Mips::FP, Mips::GP, Mips::AT, 0 };
lib/Target/Mips/AsmParser/MipsAsmParser.cpp 3146 case Mips::ZERO: return Mips::AT;
3147 case Mips::AT: return Mips::V0;
5232 return Mips::AT;
5269 case Mips::F1: return Mips::AT;
5308 case Mips::COP01: return Mips::AT;
lib/Target/Mips/MicroMipsSizeReduction.cpp 380 Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
lib/Target/Mips/MipsBranchExpansion.cpp 385 unsigned ATReg = ABI.IsN64() ? Mips::AT_64 : Mips::AT;
480 BuildMI(*LongBrMBB, Pos, DL, TII->get(Mips::LONG_BRANCH_LUi), Mips::AT)
487 BuildMI(*MFp, DL, TII->get(Mips::LONG_BRANCH_ADDiu), Mips::AT)
488 .addReg(Mips::AT)
502 BuildMI(*BalTgtMBB, Pos, DL, TII->get(Mips::ADDu), Mips::AT)
504 .addReg(Mips::AT);
699 Mips::AT)
702 Mips::AT)
703 .addReg(Mips::AT)
lib/Target/Mips/MipsDelaySlotFiller.cpp 362 Defs.reset(Mips::AT);
lib/Target/Mips/MipsSEISelDAGToDAG.cpp 141 .addDef(Mips::AT)
150 MIB.addUse(Mips::AT, RegState::Implicit);