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References

gen/lib/Target/Mips/MipsGenAsmMatcher.inc
 4196     case Mips::A3: OpKind = MCK_Reg14; break;
gen/lib/Target/Mips/MipsGenCallingConv.inc
  247     Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3
  300       Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3
  484         Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::T8, Mips::V1
  496         Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::V1
gen/lib/Target/Mips/MipsGenRegisterInfo.inc
 1619   { Mips::A3 },
 1967     Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA, 
 1997     Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA, 
 2027     Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA, 
 2037     Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::S0, Mips::S1, Mips::SP, 
 2047     Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::S0, Mips::S1, 
 2067     Mips::S0, Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, 
 2087     Mips::ZERO, Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, 
 2097     Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, 
 2117     Mips::A1, Mips::A2, Mips::A3, Mips::S5, Mips::S6, 
 2167     Mips::A1, Mips::A2, Mips::A3, 
 2909   { Mips::A3, 7U },
 3113   { Mips::A3, 7U },
 7400 static const MCPhysReg CSR_Interrupt_32_SaveList[] = { Mips::A3, Mips::A2, Mips::A1, Mips::A0, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, Mips::V1, Mips::V0, Mips::T9, Mips::T8, Mips::T7, Mips::T6, Mips::T5, Mips::T4, Mips::T3, Mips::T2, Mips::T1, Mips::T0, Mips::RA, Mips::FP, Mips::GP, Mips::AT, Mips::LO0, Mips::HI0, 0 };
 7402 static const MCPhysReg CSR_Interrupt_32R6_SaveList[] = { Mips::A3, Mips::A2, Mips::A1, Mips::A0, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, Mips::V1, Mips::V0, Mips::T9, Mips::T8, Mips::T7, Mips::T6, Mips::T5, Mips::T4, Mips::T3, Mips::T2, Mips::T1, Mips::T0, Mips::RA, Mips::FP, Mips::GP, Mips::AT, 0 };
 7408 static const MCPhysReg CSR_Mips16RetHelper_SaveList[] = { Mips::V0, Mips::V1, Mips::FP, Mips::A3, Mips::A2, Mips::A1, Mips::A0, Mips::S7, Mips::S6, Mips::S5, Mips::S4, Mips::S3, Mips::S2, Mips::S1, Mips::S0, Mips::D15, Mips::D14, Mips::D13, Mips::D12, Mips::D11, Mips::D10, 0 };
lib/Target/Mips/AsmParser/MipsAsmParser.cpp
 2238                         (R0 == Mips::A1 && R1 == Mips::A3) ||
 2239                         (R0 == Mips::A2 && R1 == Mips::A3) ||
 2244                         (R0 == Mips::A0 && R1 == Mips::A3));
 3152   case Mips::A2:   return Mips::A3;
 3153   case Mips::A3:   return Mips::T0;
 5275     case Mips::F7:  return Mips::A3;
 5314     case Mips::COP07:  return Mips::A3;
lib/Target/Mips/Disassembler/MipsDisassembler.cpp
 2500     Inst.addOperand(MCOperand::createReg(Mips::A3));
 2504     Inst.addOperand(MCOperand::createReg(Mips::A3));
 2524     Inst.addOperand(MCOperand::createReg(Mips::A3));
lib/Target/Mips/MCTargetDesc/MipsABIInfo.cpp
   25 static const MCPhysReg O32IntRegs[4] = {Mips::A0, Mips::A1, Mips::A2, Mips::A3};
  119     Mips::A0, Mips::A1, Mips::A2, Mips::A3
lib/Target/Mips/MCTargetDesc/MipsMCCodeEmitter.cpp
 1083            MI.getOperand(1).getReg() == Mips::A3)
 1086            MI.getOperand(1).getReg() == Mips::A3)
 1101            MI.getOperand(1).getReg() == Mips::A3)
lib/Target/Mips/MicroMipsSizeReduction.cpp
  380       Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
  588       Reg == Mips::A3 || Reg == Mips::S5 || Reg == Mips::S6)
  602       (R0 == Mips::A0 && R1 == Mips::A3) ||
  604       (R0 == Mips::A1 && R1 == Mips::A3) ||
  605       (R0 == Mips::A2 && R1 == Mips::A3))
lib/Target/Mips/MipsAsmPrinter.cpp
  927     EmitMovFPIntPair(STI, MovOpc, Mips::A2, Mips::A3, Mips::F14, Mips::F15, LE);
  934     EmitMovFPIntPair(STI, MovOpc, Mips::A2, Mips::A3, Mips::F14, Mips::F15, LE);
lib/Target/Mips/MipsCallLowering.cpp
  142   if (VT == MVT::f64 && PhysReg >= Mips::A0 && PhysReg <= Mips::A3) {
  156   } else if (VT == MVT::f32 && PhysReg >= Mips::A0 && PhysReg <= Mips::A3) {
  257   if (VT == MVT::f64 && PhysReg >= Mips::A0 && PhysReg <= Mips::A3) {
  274   } else if (VT == MVT::f32 && PhysReg >= Mips::A0 && PhysReg <= Mips::A3) {
lib/Target/Mips/MipsFastISel.cpp
 1196         VA.convertToReg(Mips::A3);
 1335                                            Mips::A3}};
lib/Target/Mips/MipsISelLowering.cpp
 2743   static const MCPhysReg IntRegs[] = { Mips::A0, Mips::A1, Mips::A2, Mips::A3 };
 2801         State.AllocateReg(Mips::A3);
 2811     if (isI64 && (Reg == Mips::A1 || Reg == Mips::A3))
 2818     if (Reg == Mips::A1 || Reg == Mips::A3)
 2832       if (Reg2 == Mips::A1 || Reg2 == Mips::A3)
 2884   return (Reg == Mips::A0) ? Mips::A1 : Mips::A3;