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unreferenced

References

gen/lib/Target/Hexagon/HexagonGenAsmMatcher.inc

 2599       Inst.addOperand(MCOperand::createReg(Hexagon::R0));
 6642     case Hexagon::R0: OpKind = MCK_IntRegsLow8; break;

gen/lib/Target/Hexagon/HexagonGenCallingConv.inc

   73       Hexagon::R0, Hexagon::R1, Hexagon::R2, Hexagon::R3, Hexagon::R4, Hexagon::R5
  269       Hexagon::R0, Hexagon::R1
  281       Hexagon::R0, Hexagon::R1

gen/lib/Target/Hexagon/HexagonGenRegisterInfo.inc

  895   { Hexagon::R0 },
 1025     Hexagon::R0, Hexagon::R1, Hexagon::R2, Hexagon::R3, Hexagon::R4, Hexagon::R5, Hexagon::R6, Hexagon::R7, Hexagon::R8, Hexagon::R9, Hexagon::R12, Hexagon::R13, Hexagon::R14, Hexagon::R15, Hexagon::R16, Hexagon::R17, Hexagon::R18, Hexagon::R19, Hexagon::R20, Hexagon::R21, Hexagon::R22, Hexagon::R23, Hexagon::R24, Hexagon::R25, Hexagon::R26, Hexagon::R27, Hexagon::R28, Hexagon::R10, Hexagon::R11, Hexagon::R29, Hexagon::R30, Hexagon::R31, 
 1045     Hexagon::R23, Hexagon::R22, Hexagon::R21, Hexagon::R20, Hexagon::R19, Hexagon::R18, Hexagon::R17, Hexagon::R16, Hexagon::R7, Hexagon::R6, Hexagon::R5, Hexagon::R4, Hexagon::R3, Hexagon::R2, Hexagon::R1, Hexagon::R0, 
 1065     Hexagon::R7, Hexagon::R6, Hexagon::R5, Hexagon::R4, Hexagon::R3, Hexagon::R2, Hexagon::R1, Hexagon::R0, 
 1309   { 0U, Hexagon::R0 },
 1463   { 0U, Hexagon::R0 },
 1698   { Hexagon::R0, 0U },
 1897   { Hexagon::R0, 0U },

lib/Target/Hexagon/AsmParser/HexagonAsmParser.cpp

 1306       if (Rx.getReg() != Hexagon::R0 || Ry.getReg() != Hexagon::R0) {
 1306       if (Rx.getReg() != Hexagon::R0 || Ry.getReg() != Hexagon::R0) {
 1321     Inst.addOperand(MCOperand::createReg(Hexagon::R0));

lib/Target/Hexagon/Disassembler/HexagonDisassembler.cpp

  542       Hexagon::R0,  Hexagon::R1,  Hexagon::R2,  Hexagon::R3,  Hexagon::R4,
  558       Hexagon::R0,  Hexagon::R1,  Hexagon::R2,  Hexagon::R3,

lib/Target/Hexagon/HexagonAsmPrinter.cpp

  285     Inst.addOperand(MCOperand::createReg(Hexagon::R0));

lib/Target/Hexagon/HexagonBitTracker.cpp

 1253   static const unsigned Phys32[] = { R0, R1, R2, R3, R4, R5 };

lib/Target/Hexagon/HexagonCopyToCombine.cpp

  231     return (Reg - Hexagon::R0) % 2 == 0;

lib/Target/Hexagon/HexagonFrameLowering.cpp

  926     Hexagon::R1,  Hexagon::R0,  Hexagon::R3,  Hexagon::R2,

lib/Target/Hexagon/HexagonISelLowering.cpp

  135     Hexagon::R0, Hexagon::R1, Hexagon::R2,
 1096   SDValue Ops[] = { Chain, TGA, DAG.getRegister(Hexagon::R0, PtrVT),
 1194   Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, Hexagon::R0, Chain, InFlag);
 1203                            Hexagon::R0, Flags);

lib/Target/Hexagon/HexagonISelLowering.h

  239       return Hexagon::R0;

lib/Target/Hexagon/HexagonInstrInfo.cpp

  122   return (Reg >= Hexagon::R0 && Reg <= Hexagon::R7) ||

lib/Target/Hexagon/HexagonRegisterInfo.cpp

   50   return R == Hexagon::R0 || R == Hexagon::R1 || R == Hexagon::R2 ||
   60     R0, R1, R2, R3, R4, R5, R6, R7, R8, R9, R10, R11, R12, R13, R14, R15, 0
  112     Hexagon::R0,    Hexagon::R1,    Hexagon::R2,    Hexagon::R3,

lib/Target/Hexagon/MCTargetDesc/HexagonMCDuplexInfo.cpp

  670     case Hexagon::R0:

lib/Target/Hexagon/MCTargetDesc/HexagonMCInstrInfo.cpp

  235   case R0:
  601   return (Reg >= Hexagon::R0 && Reg <= Hexagon::R31);
  605   return ((Reg >= Hexagon::R0 && Reg <= Hexagon::R7) ||